KR100596484B1 - 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 - Google Patents

유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 Download PDF

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Abstract

유전막의 두께를 감소시킬 수 있는 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에서, 상기 유전막은 기판 상에 하부 산화막을 형성한 후 상기 하부 산화막 상에 질화막을 형성한다. 이후 상기 질화막 상에 예비 산화막을 형성한 후 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 내구성이 우수한 상부 산화막을 형성함으로서 형성된다. 상술한 유전막은 커패시턴스가 현저하게 향상되고, 상기 유전막을 포함하는 불휘발성 메모리 셀은 커플링 계수감소를 방지할 수 있다.

Description

유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법{Method of Forming Insulator Layer and Method of Manufacturing Non-Volatile Memory Device Using the same}
도 1은 통상의 불휘발성 메모리 셀을 나타내는 단면도이다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 ONO 구조를 갖는 유전막 형성 방법을 나타내는 공정단면도들이다.
도 6 내지 도 8은 본 발명의 제2 실시예에 따른 ONO 구조를 갖는 유전막 형성 방법을 나타내는 공정단면도들이다.
도 9 내지 도 17은 본 발명의 제3 실시예에 따른 유전막을 포함하는 불 휘발성 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다.
도 18 내지 도 23은 본 발명의 제4 실시예에 따른 유전막을 포함하는 불 휘발성 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 산화막
102a : 게이트 산화막 104 : 제1 도전층
104a : 플로팅 게이트 108 : 하드 마스크층
108a : 하드 마스크 패턴 112 : 트렌치
114 : 소자분리막 120 : 하부 산화막
130 : 질화막 140 : 상부 산화막
150 : 유전막
본 발명은 유전막 형성 방법 및 이를 이용한 불휘발성 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 ONO 구조를 갖는 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.
상기 불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.
이러한, 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1은 통상의 불휘발성 메모리 셀을 나타내는 단면도이다.
도 1을 참조하면, 소자분리 패턴(STI;도시하지 않음)이 형성된 반도체 기판(10) 상에 터널 산화막(12) 및 플로팅 게이트(14)가 적층되어 있다. 상기 플로팅 게이트(14)상에 ONO 구조를 유전막(22)이 존재하고, 상기 유전막(22) 상에 컨트롤 게이트(24)가 존재한다.
상술한 구조를 갖는 불휘발성 메모리 셀에 있어서, 데이터의 저장은 컨트롤 게이트(24)와 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막(22)은 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(24)의 전압을 플로팅 게이트(14)에 전달하는 역할을 한다.
컨트롤 게이트(24)에 인가한 전압을 플로팅 게이트(14)에 많이 유도하기 위해서는 플로팅 게이트(14)와 컨트롤 게이트(24) 사이에서 높은 커플링 계수를 유지하여야 한다. 커플링 계수(R)는
Figure 112004023218789-pat00001
이므로, 상기 커플링 계수를 증가시키기 위해서는 유전막(22)의 커패시턴스 CONO를 증가시켜야 한다(여기서, CTO는 게이트 산화막의 커패시턴스를 나타낸다) 또 한, 커패시턴스(C)는
Figure 112004023218789-pat00002
(여기서, ε는 유전 상수이고 A 및 T는 각각 유전막(22)의 면적 및 두께를 나타낸다.)
따라서, 높은 커플링 계수를 얻기 위해서는 유전막의 면적을 증가시키거나 두께를 감소시켜야 한다. 그러나, 폴리실리콘으로 이루어진 플로팅 게이트(14)의 상부에 얇은 두께를 갖는 열 산화막을 형성하는 것은 매우 어려울 뿐만 아니라 누설 전류가 증가한다. 따라서 현재에는 제1산화막(16)/질화막(18)/제2산화막(20) 복합된 ONO구조를 갖는 유전막(22)을 주로 사용한다.
즉, 상기 유전막은 열산화 공정에 의해 제1 산화막(16)을 성장시킨 후 그 상부에 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 질화막(18)을 증착하고, 다시 열산화 공정에 의해 제2 산화막(20)을 성장시켜 형성한다.
상기 제2 산화막(20)은 산화막에 비해 치밀하지 못한 질화막(18)에서 발생할 수 있는 핀홀(pin-hole)을 막기 위한 막으로서, ONO 구조를 갖는 유전막(22)의 절연 특성을 좌우한다. 상기 제2 산화막(20)은 습식 산화법으로 형성된다. 상기 습식산화법은 산화막을 실리콘 기판(bare silicon substrate) 상에서 1500∼2000Å 정도의 두께로 형성할 수 있지만 질화막에서는 약 10∼20Å의 두께로만 형성한다.
또한, 상술한 습식 산화법으로 70Å 이상의 두께를 갖는 제2 산화막(20)을 형성하기 위해서는 약 950℃이상의 고온 공정이 수반되어야 하기 때문에 게이트 산 화막(12)과 플로팅 게이트(14)사이에는 응력 발생한다. 상기 응력은 게이트 산화막(12) 열화를 초래한다. 이를 방지하기 위하여 제2 산화막(20)을 70Å 이하의 두께로 형성할 경우에는 오히려 누설 전류 측면에서 불량이 발생한다.
또한, 폴리실리콘의 불순물의 농도가 높을수록 그 위에 형성되는 산화막은 산화 증진(oxidation enhancement) 효과에 의해 두께가 증가한다. 이로 인해 플로팅 게이트(14)의 상부에 형성되는 제1 산화막(16)의 두께를 얇게 컨트롤하는 것이 상당히 어렵다.
상술한 산화막의 신뢰성을 증가시키기 위해 상기 산화막을 형성한 후 5%의 NO가스를 포함하는 분위기하에서 어닐링하여 산화막내에 질소를 함유하는 표면층을 형성하는 방법이 미국특허공보 제5,591681호에 개시되어 있다. 그러나 상기 방법은 상술한 방법은 상기 산화막이 치밀한 구조를 갖지 않기 때문에 표면뿐만 아니라 그 내부에도 질소를 다량함유 하게되어 누설전류의 증가를 초래한다.
또한, 상기 산화막의 신뢰성을 증가시키기 위해 상기 O2 또는 N2O 가스가 제공되는 분위기에서 습식 산화시켜 제1 및 제2 산화막을 형성하는 방법이 미국등록특허 제5,836,772호에 개시되어 있다. 그러나 상기 습식 산화법은 상기 질화막 상에 70Å 이상의 두께를 갖는 제2 산화막을 형성하기가 어려울 뿐만 아니라 유전막의 두께 축소에 한계를 갖는다.
따라서, 본 발명의 목적은 치밀한 구조를 갖는 산화막을 포함하며, 커패시턴스가 현저하게 향상된 유전막의 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상술한 유전막을 포함하는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 유전막 형성 방법에서, 기판 상에 하부 산화막을 형성한 후 상기 하부 산화막 상에 질화막을 형성한다. 이어서, 상기 질화막 상에 예비 산화막을 형성한 후 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 상부 산화막을 형성하여 상기 유전막을 완성한다.
또한, 본 발명의 목적을 달성하기 위한 다른 실시예에 따른 유전막 형성 방법에서는, 기판 상에 하부 산화막을 형성한 후 상기 하부 산화막 상에 질화막을 형성한다. 이어서, 상기 질화막의 상부를 라디칼 산화(Radical Oxidation)시켜 상기 질화막 상부를 상부 산화막으로 개질함으로서 상기 유전막을 형성한다.
또한, 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법에서, 기판의 상에 제1폴리실리콘층을 형성하고 상기 제1폴리실리콘층 상에 하부 산화막을 형성한다. 이어서, 상기 하부 산화막 상에 질화막을 형성하고, 상기 질화막 상에 예비 산화막을 형성한다. 이후, 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 상부 산화막을 형성하고, 상기 상부 산화막 상에 제2폴리실리콘층을 형성하여 불휘발성 메모리 장치를 완성한다.
상술한 본 발명의 다른 목적을 달성하기 위한 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법에서, 기판의 상에 제1폴리실리콘층을 형성하고 상기 제1폴리실리콘층 상에 하부 산화막을 형성한다. 이어서, 상기 하부 산화막 상에 질화 막을 형성하고, 상기 질화막의 상부를 라디칼 산화(Radical Oxidation)시켜 상기 질화막 상부를 상부 산화막으로 개질한다. 이후, 상기 상부 산화막 상에 제2폴리실리콘층을 형성하여 불휘발성 메모리 장치를 완성한다.
본 발명의 방법과 같이 라디칼 산화방법을 적용하여 산화막을 형성하면, 상기 유전막에 포함된 산화막은 얇게 형성되면서, 우수한 내구성을 갖는다. 이로 인해, 상기 유전막은 높은 커플링 계수를 갖게된다. 또한, 상술한 유전막을 포함하는 불휘발성 메모리 셀은 누설전류가 방지된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 ONO 구조를 갖는 유전막 형성 방법을 나타내는 공정단면도들이다.
도 2에 도시된 바와 같이, 플로팅 게이트(118)가 형성된 기판(100) 상에 하부 산화막(120)을 형성한다.
상기 하부 산화막(120) 형성은 첫째로, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 제1 예비 산화막(도시하지 않음)을 약 30 내지 50Å의 두께로 증착한 후 이를 라디칼 산화(Radical Oxidation)시켜 형성할 수 있다. 둘째로, 상기 플로팅 게이트(118)의 표면을 라디칼 산화시켜 형성할 수 있다. 셋째로, 상기 플로팅 게이트(118)의 표면을 습식 산화(Wet Oxidation)시켜 형성할 수 있다. 본 실시예의 하부 산화막(110)은 첫째 방법으로 형성하는 것이 바람직하다.
이때, 상기 하부 산화막(120)의 조직 치밀화 및 내구성을 증가시키기 위해 NO 또는 N2O 가스가 제공되는 분위기에서 어닐링 공정을 수행하는 것이 바람직하다. 상기 어닐링 공정으로 상기 하부 산화막의 내부 조직은 치밀해지고, 그 표면에는 Si-N 결합을 갖는 표면막(도시하지 않음)이 형성된다. 상기 S-N 결합은 플로팅 게이트(110)로부터 주입되는 열전자(hot electron)들에 의해 쉽게 파괴되지 않는다. 또한, 하부 산화막(120) 내의 깨진 결합 사이트(site)에 트랩되는 열전자 수를 감소시킨다.
상기 하부 산화막(120)의 형성을 구체적으로 나타내면, 먼저 플로팅게이트층이 형성된 기판을 LPCVD 챔버 내에 위치시킨다. 이후 약 750℃ 이상의 온도, 1torr 이하의 압력 및 SiH4와 N2O 가스가 제공되는 분위기에서 제1예비 산화막(SiO2)을 약 30∼55Å의 두께로 형성한다. 계속해서, 인-시튜로 약 750℃ 이상의 온도, 1torr 이하의 압력 및 O2, H2, N2가스가 제공되는 분위기에서 상기 제1예비 산화막을 1 내지 5초동안 라디칼 산화시킨다. 계속해서, 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 15 내지 25분 동안 어닐링 한다. 상기 어닐링 공정으로 하부 산화막(120)은 보다 치밀한 구조를 갖는다. 이때, 상기 라디칼 산화 공정의 온도는 750 내지 1000℃인 것이 바람직하고, 보다 바람직하게는 850 내지 950℃를 갖는다. 상술한 라디칼 산화는 1 내지 5초 동안 수행하기 때문에 기판의 손상을 초래하지 않는다.
도 3에 도시된 바와 같이, 상기 하부 산화막(120) 상에 질화막(130)을 형성 한다. 상기 질화막은 LPCVD 챔버 하부 산화막(120)이 형성된 기판(100)을 로딩시킨 후 약 780℃의 온도, 약 1torr 이하의 압력 및 디클로로 실란(Si2H2Cl2) 및 NH3 가스가 제공되는 분위기에서 50 내지 70Å의 두께로 형성된다. 질화막(130)은 실리콘 질화(Si3N4)막이다.
도 4 및 도 5에 도시된 바와 같이, 상기 질화막(130) 상에 제2예비 산화막(138) 형성한 후 상기 제2예비 산화막(138)을 라디칼 산화(Radical Oxidation)하여 상부 산화막(140)을 형성한다.
상기 상부 산화막(140)의 형성을 구체적으로 나타내면, 먼저 질화막(130)이 형성된 기판을 LPCVD 챔버 내에 위치시킨 후 약 750℃ 이상의 온도, 1torr 이하의 압력 및 SiH4와 N2O 가스가 제공되는 분위기에서 제2 예비 산화막(138)을 약 20∼50Å의 두께로 형성한다. 계속해서, 인-시튜로 약 750℃이상의 온도, 보다 바람직하게는 약 950℃, 1torr 이하의 압력 및 O2, H2, N2가스가 제공되는 분위기에서 상기 제2예비 산화막(138)을 라디칼 산화시킨다. 상기 라디칼 산화로 제2예비 산화막(138)은 치밀한 구조를 갖는 상부 산화막(140)으로 형성된다. .
계속해서, 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 15 내지 25분 동안 어닐링 한다. 상기 어닐링 공정으로 상부 산화막(140)은 보다 치밀한 구조를 갖고, 그 내구성은 증가된다.
상술한 방법으로 형성된 상부 산화막(140) 및 하부 산화막(120)은 치밀한 구조 및 우수한 내구성을 갖고 있기 때문에 그 형성 두께가 감소된다. 따라서, 상술 한 상부 산화막(140) 및 하부 산화막(120)을 포함하는 ONO 구조의 유전막(150)은 메모리 소자의 스케일 감소의 한계를 극복 및 커플링계수의 감소를 방지할 수 있다. 상술한 유전막 형성 방법은 인시튜로 수행하는 것이 바람직하다.
도 6 내지 도 8은 본 발명의 제2 실시예에 따른 ONO 구조를 갖는 유전막 형성 방법을 나타내는 공정단면도들이다.
도 6에 도시된 바와 같이, 플로팅 게이트(218)가 형성된 기판(200) 상에 하부 산화막(220)을 형성한다.
본 실시예2의 하부 산화막(220)은 상기 실시예 1과 같은 방법들로 형성할 수 있다, 그러나 상기 하부 산화막(210)은 두 번째 방법인 플로팅 게이트의 표면을 라디칼 산화시켜 형성하는 것이 바람직하다. 이때, 하부 산화막(220)의 내부 조직을 더욱더 치밀화 시키기 위해 상기 하부 산화막(220)을 NO 또는 N2O 가스가 제공되는 분위기에서 15 내지 25분 동안 어닐링 공정을 수행하는 것이 바람직하다.
상기 하부 산화막(220)의 형성을 구체적으로 나타내면, 먼저 플로팅 게이트(218)가 형성된 기판(200)을 LPCVD 챔버 내에 위치시킨다. 이후, 약 800℃ 이상의 온도, 보다 바람직하게는 약 950℃, 1torr 이하의 압력 O2, H2, N2가스가 제공되는 분위기에서 상기 플로팅 게이트(218)의 상부를 라디칼 산화시킨다. 상기 라디칼 산화로 상기 플로팅 게이트(218)의 상부는 하부 산화막(220)으로 개질된다. 계속해서, 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 15 내지 25분 동안 어닐링 한다. 상기 어닐링 공정으로 하부 산화막은 보다 치밀한 구조를 갖는다.
도 7에 도시된 바와 같이, 상기 하부 산화막(220) 상에 질화막(230)을 형성한다. 상기 질화막(230)은 LPCVD 챔버 하부 산화막(220)이 형성된 기판(200)을 로딩시킨 후 약 780℃의 온도, 약 1torr 이하의 압력 및 디클로로 실란(Si2H2Cl2 ) 및 NH3 가스가 제공되는 분위기에서 형성한다. 상기 질화막(230)은 실리콘 질화(Si3N4 )막이고, 100 내지 150Å의 두께로 형성하는 것이 바람직하다.
도 8에 도시된 바와 같이, 상기 질화막(230)의 상부를 라디칼 산화(Radical Oxidation)시켜 치밀한 구조를 갖고 내구성이 증가된 상부 산화막(240)을 형성한다.
상기 상부 산화막(240)의 형성을 구체적으로 나타내면, 먼저 질화막(230)이 형성된 기판을 LPCVD 챔버 내에 위치시킨 후 약 750℃ 이상의 온도, 보다 바람직하게는 약 950℃, 1torr 이하의 압력 및 O2, H2, N2가스가 제공되는 분위기에서 상기 질화막(230)의 상부를 라디칼 산화시킨다. 상기 라디칼 산화로 상기 질화막의 상부는 40 내지 70Å의 두께를 갖는 상부 산화막(240)으로 개질된다. 계속해서, 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 15 내지 25분 동안 어닐링 한다. 상기 어닐링 공정으로 상부 산화막(240)은 보다 치밀한 구조 및 보다 우수한 내구성을 갖게된다.
상술한 방법으로 형성된 하부 산화막(220)및 상부 산화막(240)은 치밀한 구조 및 우수한 내구성을 갖고 있기 때문에 그 형성 두께를 감소시킬 수 있다. 따라서, 상술한 상부 산화막 및 하부 산화막을 포함하는 ONO 구조의 유전막은 불휘발성 메모리 소자의 스케일 감소의 한계를 극복 및 커플링계수의 감소를 방지할 수 있다. 상술한 유전막 형성은 인시튜로 수행하는 것이 바람직하다.
도 9 내지 도 17은 본 발명의 제3 실시예에 따른 유전막을 포함하는 불 휘발성 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다. 여기서, 상기 도 8 내지 16은 불휘발성 메모리 셀의 비트라인 방향의 단면도이고, 도 17은 불휘발성 메모리 셀의 워드라인 방향의 단면도이다.
도 9에 도시된 바와 같이, 기판(100)상에 산화막(102), 제1도전층(104) 및 마스크(108)을 순차적으로 형성한다.
먼저 실리콘으로 이루어진 기판(100)상에 게이트 산화막용 산화막(102)을 약 60Å의 두께로 형성한다.
일반적으로 불휘발성 메모리 장치에 저장된 데이터를 보존하는 능력은 산화막(102)의 신뢰성에 좌우된다. 이 때문에, 상기 산화막(102)은 '프로그램'과 '소거' 동작을 반복하는 횟수에 제한적인 요소로 작용하게 된다. 통상적으로 메모리 제품으로 사용하기 위해서는 100만회 이상의 '프로그램'과 '소거' 동작을 반복할 수 있어야 한다.
따라서, 본 발명의 산화막(102)은 1Torr 이하의 낮은 압력, 800℃ 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기 하에서 라디칼 산화시켜 형성하는 것이 바람직하다. 상기 라디칼 산화법은 형성하고자 하는 산화막(102)의 형성두께 및 막질의 치밀성을 증가시킬 수 있다.
이어서, 산화막(102) 상에 플로팅 게이트용 제1 도전층(104)을 저압 화학 기 상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 500Å의 두께로 형성한 후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물로 도핑함으로서 형성한다. 여기서, 제1 도전층(104)은 폴리실리콘 또는 비정질실리콘으로 형성하는 것이 바람직하다. 이어서, 제1 도전층(104)상에 플로팅 게이트의 레이아웃(형성 영역)을 정의하는 하드마스크(108)를 형성한다.
도 10에 도시된 바와 같이, 제1도전 패턴(104a) 사이에 정렬된 트렌치(112)를 포함하는 기판(100a)을 형성한다.
이를 구체적으로 설명하면, 상기 하드마스크에 노출된 제1도전층(104)과 산화막(102) 및 기판(100)을 식각하기 위해 소정의 상기 기판을 식각 챔버 내로 이송한다. 이후, 제1 도전층(104) 및 산화막(102)을 식각하기 위한 에칭 가스를 상기 에칭 챔버내로 주입하여, 상기 하드 마스크에 노출된 제1 도전층(104) 및 산화막(102)을 순차적으로 식각한다. 상기 식각으로 제1 도전층(104)은 제1 도전 패턴(104a)으로, 산화막(102)은 게이트 산화막(102a)으로 형성된다.
이어서, 동일한 에칭챔버 내에서 상기 기판(100)을 약 1200 내지 2500Å 정도의 깊이, 바람직하게는 1700Å의 깊이로 식각하여 상기 기판에 트렌치(112)를 형성한다. 즉, 상기 트렌치(112)의 형성에 인해 액티브 영역과 플로팅 게이트 형성 영역이 동시에 정의된다.
도 11에 도시된 바와 같이, 산화물 증착공정 및 화학적 기계적 연마공정을 수행하여 기판의 트렌치내에 소자분리막(114)을 형성한다.
먼저, 상기 트렌치)를 매립하기 위해 갭 필링 특성이 우수한 산화물을 화학 적 기상증착 방법으로 증착한다. 이때, 상기 산화물은 고밀도 플라즈마(HDP) 산화물인 것이 바람직하다. 이후, 상기 하드마스크 패턴의 표면이 노출되도록 상기 산화물에 화학적 기계적 연마공정(CMP)을 수행하여, 트렌치(112)에 존재하는 소자분리막(114)을 형성한다. 이후 상기 하드마스크 패턴(도시하지 않음)을 제거한다.
도 12에 도시된 바와 같이, 상기 제1도전 패턴(104a) 상에 제2 도전 패턴(116a)을 형성하여 플로팅 게이트(118)를 형성한다.
먼저, 상기 제1 도전 패턴(104a)이 노출된 결과물 상에 플로팅 게이트용 제2도전층(도시하지 않음)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 형성한다. 상기 제2 도전층은 약 1200Å의 두께로 형성하는 것이 바람직하다. 이후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물을 도핑한다.
이후, 제2도전층 상에 플로팅 게이트(118)의 레이아웃을 정의하는 식각 마스크(도시하지 않음)를 형성한다. 이어서, 상기 식각 마스크에 노출된 제2 도전층을 식각하여 제2 도전 패턴(116a)을 형성한다. 이후 상기 식각 마스크를 제거한다. 여기서, 상기 플로팅 게이트(118)는 제1도전 패턴(104a)과 제2도전 패턴(116a)이 적층된 구조를 갖는다.
도 13 및 도 14에 도시된 바와 같이 플로팅 게이트 상에 라디칼 산화 공정이 적용된 하부 산화막(120) 및 질화막(130)을 형성한다. 이때, 상기 하부 산화막(120)은 예비 산화막의 형성 없이 라디칼 산화공정만으로 상기 플로팅 게이트 표면을 개질하여 형성한다. 이후, 하부 산화막(120)을 질소 가스가 제공되는 분 위기 하에서 어닐링처리하는 것이 바람직하다. 상기 하부 산화막의 형성 방법은 상기 실시예1에 개시되어 있어 중복을 피하기 위해 생략한다.
상기 질화막(130)은 LPCVD 챔버에 하부 산화막(120)이 형성된 기판(100)을 로딩 시킨 후 약 780℃의 온도, 약 1torr 이하의 압력 및 디클로로 실란(Si2H2Cl2 ) 및 NH3 가스가 제공되는 분위기에서 형성된다. 질화막(130)은 실리콘 질화(Si3N4 )막이다.
도 15에 도시된 바와 같이 상기 질화막(130) 상에 예비 산화막을 형성한 후 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 치밀한 구조를 갖는 상부 산화막(140)을 형성한다.
먼저 질화막(130)이 형성된 기판을 LPCVD 챔버 내에 위치시킨 후 약 750℃ 이상의 온도, 1torr 이하의 압력 및 SiH4와 N2O 가스가 제공되는 분위기 하에서 예비 산화막(SiO2)을 약 20∼50Å의 두께로 형성한다. 계속해서, 인-시튜로 약 750℃이상의 온도, 보다 바람직하게는 약 950℃, 1torr 이하의 압력 및 O2, H2, N2 가스가 제공되는 분위기에서 예비 산화막을 라디칼 산화시켜 상부 산화막(140)을 형성한다. 계속해서, 인-시튜로 N2O 또는 NO 가스가 제공되는 분위기 하에서 15 내지 25분 동안 어닐링 한다. 상기 어닐링 공정으로 상부 산화막(140)은 보다 치밀한 구조를 갖고, 그 내구성은 증가된다.
도 16에 도시된 바와 같이, 상기 유전막(150) 상에 컨트롤 게이트층(154)을 형성한다. 상기 컨트롤 게이트층(154)은 N+형으로 도핑된 폴리실리콘층 또는 폴리실리콘/금속 실리사이드층으로 형성된다. 여기서, 금속 실리사이드층은 예컨대 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)등을 들 수 있다.
도 17에 도시된 바와 같이, 사진식각 공정으로 컨트롤 게이트층(154)을 패터닝하여 컨트롤 게이트 전극(154a)을 형성한 후, 노출된 유전막(150), 플로팅 게이트(118)를 각 셀 단위로 건식 식각하여 스택형 불휘발성 메모리 셀(160)을 형성한다. 이때, 상기 건식식각은 소자분리막 사이의 반도체 기판(100a) 상면이 노출될 때까지 수행한다. 상기 불휘발성 메모리 셀(160)은 컨트롤 게이트 전극(154a), 유전막 패턴(150a),플로팅 게이트 전극(118a) 및 게이트 산화막 패턴(102b)을 포함한다.
상술한 방법으로 형성된 불휘발성 메모리 셀(160)은 물성이 향상된 유전막 패턴을 포함하고 있어 상기 플로팅 게이트에 저장된 전하가 누설되는 현상이 발생하지 않는다.
도 18 내지 도 23는 본 발명의 제4 실시예에 따른 유전막을 포함하는 불휘발성 메모리 셀의 형성방법을 설명하기 위한 공정 단면도들이다. 여기서, 상기 도 18 내지 21은 불휘발성 메모리 셀의 비트라인 방향의 단면도이고, 도 22는 불휘발성 메모리 셀의 워드라인 방향의 단면도이다.
도 18에 도시된 바와 같이, 기판(200)에 게이트 산화막(202a) 및 소자분리막(214), 플로팅 게이트(218)를 형성한다. 상기 게이트 산화막, 소자분리막 및 플로팅 게이트 형성 방법은 상기 실시예3에 개시되어 있어 중복을 피하지 위해 생략한다.
이어서 도 19에 도시된 바와 같이, 상기 플로팅 게이트(218) 상부를 라디칼 산화시켜 상기 플로팅 게이트 상부를 하부 산화막(220)으로 형성한다. 이후 상기 하부 산화막(220)을 질소가스가 제공되는 분위기에서 어닐링한다.
이어서 도 20에 도시된 바와 같이, 상기 하부 산화막(220) 상에 질화막을 90 내지 150Å두께로 형성한다. 상기 질화막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 형성하는 것이 바람직하다.
이어서, 도 21에 도시된 바와 같이 상기 질화막(230)의 상부를 라디칼 산화(Radical Oxidation)시켜 상기 질화막(230) 상부를 산화막으로 개질하여 상부 산화막(240)을 형성한다. 유전막(250)은 하부 산화막(220), 질화막(230) 및 상부 산화막(240)이 적층된 구조를 갖는다.
이어서 도 22에 도시된 바와 같이, 상기 유전막(250) 상에 컨트롤 게이트층(254)을 약 1200Å의 두께로 형성한다. 상기 컨트롤 게이트층(254)은 불순물이 도핑된 폴리실리콘층 또는 폴리실리콘/금속 실리사이드층으로 형성된다.
이어서 도 23에 도시된 바와 같이, 사진식각 공정으로 컨트롤 게이트층(254)을 패터닝하여 컨트롤 게이트 전극(254a)을 형성한 후, 노출된 유전막(250), 플로팅 게이트(218)를 각 셀 단위로 건식 식각하여 스택형 불휘발성 메모리 셀(260)을 형성한다.
상술한 방법으로 형성된 불휘발성 메모리 셀(260)은 컨트롤 게이트 전극(254a), 플로팅 게이트 전극(218a) 및 물성이 향상된 유전막 패턴(250a)을 포함하고 있어 상기 플로팅 게이트 전극에 저장된 전하가 누설되는 현상이 발생하지 않는다.
상술한 바와 같은 본 발명은 첫째, 라디칼 산화법으로 치밀한 조직 및 높은 내구성을 산화막을 형성할 수 있어, 유전막의 특성을 향상시킨다. 둘째, 유전막의 형성 두께를 보다 얇게 컨트롤 할 수 있어 상기 유전막의 커플링 계수를 증가시킨다. 셋째, 유전막의 절연파괴 특성을 향상시킬 수 있다. 넷째, 불휘발성 메모리 셀의 누설 전류를 감소시키고 전하 유지 특성을 향상시킬 수 있다
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. (a) 기판 상에 하부 산화막을 형성하는 단계;
    (b) 상기 하부 산화막을 NO 또는 N2O 가스가 제공되는 분위기에서 열처리하는 단계
    (c) 상기 하부 산화막 상에 질화막을 형성하는 단계;
    (d) 상기 질화막 상에 예비 산화막을 형성하는 단계;
    (e) 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 상부 산화막을 형성하는 단계; 및
    (f) 상기 상부 산화막을 NO 또는 N2O 가스가 제공되는 분위기에서 열처리함으로써 ONO 구조를 갖는 유전막을 형성하되,
    상기 라디칼 산화는 H2 및 O2의 혼합 가스를 소스로하고, 1torr 이하의 압력이 제공되는 분위기에서 해리된 산소 라디칼을 이용하여 750 내지 900℃ 에서 열 산화시키는 방법인 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  2. 제1항에 있어서, 상기 (a)단계는 상기 기판의 표면을 라디칼 산화시켜 형성하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  3. 제1항에 있어서, 상기 (a)단계는,
    상기 기판 상에 저압화학기상증착(LPCVD) 방식으로 산화막을 증착하는 단계; 및
    상기 산화막을 습식 산화(Wet Oxidation) 또는 라디칼 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 라디칼 산화 및 상기 열처리는 인시튜로 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  7. 삭제
  8. 삭제
  9. (a) 상기 기판 상에 저압화학기상증착(LPCVD) 방식으로 산화막을 증착하는 단계;
    (b) 상기 산화막을 습식 산화 또는 라디칼 산화시키는 단계; 및
    (c) 상기 결과물을 NO 또는 N2O 가스가 제공되는 분위기 하에서 열처리함으로써 하부 산화막을 형성하는 단계;
    (d) 상기 하부 산화막 상에 질화막을 형성하는 단계; 및
    (e) 상기 질화막의 상부를 라디칼 산화(Radical Oxidation)시켜 상기 질화막 상부를 상부 산화막으로 개질하여 형성함으로써 ONO 구조를 갖는 유전막을 형성하되,
    상기 라디칼 산화는 H2 및 O2의 혼합 가스를 소스로하고, 1torr 이하의 압력이 제공되는 분위기에서 해리된 산소 라디칼을 이용하여 750 내지 900℃ 에서 열 산화시키는 방법인 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서, 상기 (a) 단계 내지 (d) 단계는 인시튜로 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  13. 제9항에 있어서, 상기 (d) 단계 및 (e) 단계는 인시튜로 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  14. 제9항에 있어서, 상기 (a) 단계 내지 (e) 단계는 인시튜로 수행하는 것을 특징으로 하는 반도체 장치의 유전막 형성방법.
  15. (a) 기판의 상에 제1폴리실리콘층을 형성하는 단계;
    (b) 상기 제1폴리실리콘층 상에 하부 산화막을 형성하는 단계;
    (c) 하부 산화막을 NO 또는 N2O 가스가 제공되는 분위기에서 열처리하는 단계
    (d) 상기 열처리된 하부 산화막 상에 질화막을 형성하는 단계;
    (e) 상기 질화막 상에 예비 산화막을 형성하는 단계;
    (f) 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 상부 산화막을 형성하는 단계; 및
    (g) 상기 상부 산화막을 NO 또는 N2O 가스가 제공되는 분위기에서 열처리함으로써 하부산화막/질화막/상부 산화막이 적층된 구조를 갖는 유전막을 형성하는 단계;
    (h) 상기 상부 산화막 상에 제2폴리실리콘층을 형성하는 단계를 포함하되,
    상기 라디칼 산화는 H2 및 O2의 혼합 가스를 소스로하고, 1torr 이하의 압력이 제공되는 분위기에서 해리된 산소 라디칼을 이용하여 750 내지 900℃ 에서 열 산화시키는 방법인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 (b)단계는 상기 제1폴리실리콘층의 표면을 라디칼 산화시켜 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제15항에 있어서, 상기 단계(b)는,
    상기 제1폴리실리콘막 상에 저압화학기상증착(LPCVD) 방식으로 산화막을 증착하는 단계; 및
    상기 산화막을 습식 산화(Wet Oxidation) 또는 라디칼 산화시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 삭제
  19. 삭제
  20. 제15항에 있어서, 상기 라디칼 산화 및 상기 열처리는 인시튜로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 삭제
  22. 삭제
  23. (a) 기판의 상에 제1폴리실리콘층을 형성하는 단계;
    (b) 상기 제1폴리실리콘층 상에 저압화학기상증착(LPCVD) 방식으로 산화막을 증착하는 단계;
    (c) 상기 산화막을 습식 산화 또는 라디칼 산화시키는 단계; 및
    (d) 상기 결과물을 NO 또는 N2O 가스가 제공되는 분위기 하에서 열처리함으로써 하부 산화막을 형성하는 단계;
    (e) 상기 하부 산화막 상에 질화막을 형성하는 단계;
    (f) 상기 질화막의 상부를 라디칼 산화(Radical Oxidation)시켜 상기 질화막 상부를 산화막으로 개질하여 상부 산화막을 함으로써 하부 산화막/질화막/상부 산화막이 적층된 구조를 갖는 유전막을 형성하는 단계; 및
    (g) 상부 산화막 상에 제2폴리실리콘층을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
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