KR100819345B1 - 플래시 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 이의 제조 방법에 관한 것이다.
본 발명에 의하면, 플래시 메모리 소자는 반도체 기판상에 배치된 터널 산화막; 상기 터널 산화막 상에 상호 소정 간격 이격 되어 배치된 한 쌍의 커패시턴스 증가 패턴들; 상기 커패시턴스 증가 패턴들 사이에 배치되어 상기 터널 산화막과 제1 면적으로 접촉하는 제1 면, 상기 커패시턴스 증가 패턴들 상부에 배치되며 상기 제1 면적보다 큰 제2 면적을 갖는 제2 면을 갖는 플로팅 게이트; 상기 플로팅 게이트의 상기 제2 면 상에 배치된 ONO막; 상기 ONO 막 상에 배치된 콘트롤 게이트를 포함하는 플래시 메모리 소자를 포함한다.
효과로서는 플래쉬 메모리 소자의 특성에 큰 영향을 미치는 게이트 결합 계수를 향상시키기 위해 플로팅 게이트 및 터널 산화막의 접촉 면적은 감소시키고, 플로팅 게이트 및 ONO막의 접촉면적을 향상시켜 플래쉬 메모리 소자의 성능을 크게 향상시킨다.
플래쉬, 메모리, 플로팅, 콘트롤, ONO
Description
도 1은 본 발명의 일실시예에 의한 플래쉬 메모리 소자의 구조를 도시한 단면이다.
도 2 내지 도 7은 본 발명의 일실시예에 의한 플래시 메모리 소자의 제조 방법을 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 3: 터널 산화막
5: 커패시턴스 증가 패턴 7: 플로팅 게이트
9: ONO막 11: 콘트롤 게이트
본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로 본 발명은 플로팅 게이트의 표면적을 향상시켜 게이트 결합 계수(gate coupling ration)를 향상시킨 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 제한된 면적에 방대한 데이터를 저장하는 것이 가능한 데이터 저장 장치의 기술 개발이 급속히 진행되고 있다.
반도체 제조 기술에 의하여 제조된 데이터 저장 장치는 크게 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분된다.
휘발성 메모리 소자는 전원이 오프됨에 따라 데이터가 지워지는 특성을 갖는 대신 빠른 데이터 입출입 및 데이터 처리가 가능한 장점을 갖는다. 비휘발성 메모리 소자는 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌다. 곧 계속해서 전원이 공급되는 비휘발성 메모리로, 디램과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐 아니라 정보의 입출력이 자유로운 장점을 갖는다.
배선폭이 약 0.13㎛에 불과한 플래쉬 메모리의 성능을 결정하는 중요한 요소들 중 하나로 게이트 결합 계수(gate coupling ration)를 들 수 있다. 게이트 결합 계수는 플래쉬 메모리의 플로팅 게이트(floating gate)의 전위에 큰 영향을 미친다.
보다 높은 게이트 결합 계수는 플로팅 게이트의 전위를 메모리 셀의 콘트롤 게이트(control gate)에 주어진 전위에 대해 근접하게 만듬으로서 향상된 프로그램 및 소거 효율 및 판독 속도를 포함한, 메모리 셀의 성능을 전반적으로 향상시킨다.
게이트 결합 계수를 결정하는 중요한 요인은 플래쉬 메모리의 터널 산화막 커패시턴스(tunnel oxide capacitance)에 대한 폴리 실리콘 커패시턴스(poly silicon capacitance)의 편차이다.
터널 산화막 커패시턴스는 플래시 메모리의 반도체 기판, 터널 산화막 및 플로팅 게이트 사이에 존재하는 커패시턴스로 정의되고, 폴리 실리콘 커패시턴스는 플래시 메모리의 플로팅 게이트, ONO막 및 콘트롤 게이트 사이에 존재하는 커패시턴스로 정의된다.
폴리실리콘 커패시턴스를 증가 및 터널 산화막 커패시턴스를 감소시킴으로써 게이트 결합 계수는 크게 증가한다.
종래 플래시 메모리 소자의 폴리실리콘 커패시턴스를 향상시키기 위해서는 플로팅 게이트의 표면적을 증가 또는 ONO 막의 두께를 감소시켜야 한다. 그러나, ONO 막의 두께를 감소시킬 경우, 전하 캐리어를 보존하기 위한 플로팅 게이트의 보존 능력이 크게 감소되기 때문에, ONO 층의 두께를 감소시키기에는 많은 제약이 있다.
통상적으로, 플래시 메모리와 같은 비휘발성 기술에서, ONO 층의 두께는 플로팅 게이트 내의 전하 보유력이 절충될 수 있는 값 이상의 최소 가능 값 또는 그 값에 근접하게 감소 된다.
한편, 게이트 결합 계수는 플로팅 게이트와 절연 구조물 간의 오버랩을 증가시킴으로써 게이트 결합 계수를 증가 시킬 수 있다. 이를 구현하기 위해서는 플로팅 게이트들 사이의 간격을 결정하기 위해 절연 구조물의 크기를 필요 이상으로 증가시켜야 한다. 그러나, 절연 구조물이 차지하는 공간을 증가 시킬 경우 플래시 메모리의 집적도가 감소된다.
따라서, 플래쉬 메모리 칩의 성능을 저하 시키지 않고 트랜지스터의 크기를 감소시킬 수 있도록 비휘발성 메모리 트랜지스터의 게이트 결합 계수를 향상시키기 위한 셀 구조 및 이를 형성하기 위한 방법을 제공하는 것이 요구되고 있다.
본 발명은 플로팅 게이트의 표면적을 증가시켜 플로팅 게이트 커패시턴스를 증가시키고 터널 산화막 커패시턴스는 감소시킴으로써 플래시 메모리 소자의 게이트 결합 계수를 증가시켜 동작 속도 및 신뢰성을 향상시킨 플래시 메모리 소자를 제공하는 것을 주요 목적으로 한다.
본 발명은 상기 플래쉬 메모리 소자의 제조 방법을 제공하는 것을 주요 목적으로 한다.
이와 같은 본 발명의 목적을 구현하기 위한 플래시 메모리 소자는 반도체 기판상에 배치된 터널 산화막; 상기 터널 산화막 상에 상호 소정 간격 이격 되어 배치된 한 쌍의 커패시턴스 증가 패턴들; 상기 커패시턴스 증가 패턴들 사이에 배치되어 상기 터널 산화막과 제1 면적으로 접촉하는 제1 면, 상기 커패시턴스 증가 패턴들 상부에 배치되며 상기 제1 면적보다 큰 제2 면적을 갖는 제2 면을 갖는 플로팅 게이트; 상기 플로팅 게이트의 상기 제2 면 상에 배치된 ONO막; 상기 ONO 막 상에 배치된 콘트롤 게이트를 포함하는 플래시 메모리 소자를 포함한다.
본 발명의 목적을 구현하기 위한 플래시 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막을 형성하는 단계; 상기 터널 산화막상에 한 쌍의 예비 커패시턴스 증가 패턴들을 형성하는 단계; 상기 반도체 기판상에 상기 예비 커패시턴스 증가 패턴들의 사이에 채워진 폴리실리콘층을 형성하는 단계; 상기 예비 커패시턴스 증가 패턴들의 상면의 일부가 노출되도록 상기 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 식각 마스크로 이용하여 노출된 상기 예비 커패시턴스 증가 패턴을 이방성 식각하여 상기 플로팅 게이트의 측면과 동일한 평면을 갖는 커패시턴스 증가 패턴을 형성하는 단계; 상기 플로팅 게이트의 상면에 ONO 막을 형성하는 단계; 및 상기 ONO 막 상에 콘트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 플래시 메모리 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 플래쉬 메모리 소자의 구조를 도시한 단면이다.
도 1을 참조하면, 플래쉬 메모리 소자(20)는 반도체 기판(1), 터널 산화막(3), 커패시턴스 증가 패턴(5), 플로팅 게이트(7), ONO 막(9) 및 콘트롤 게이트(11)를 포함한다.
반도체 기판(1) 상에는 터널 산화막(3)이 배치된다.
커패시턴스 증가 패턴(5)들은 반도체 기판(1) 상에 배치된 터널 산화막(3) 상에 배치된다. 본 실시예에서, 커패시턴스 증가 패턴(5)은 산화막을 패터닝하여 형성할 수 있고, 커패시턴스 증가 패턴(5)은 한 쌍으로 이루어진다. 커패시턴스 증가 패턴(5)의 높이는 약 1,000Å 내지 1,500Å 정도이고, 한 쌍의 커패시턴스 증가 패턴(5)들은 상호 소정 간격 이격되어 배치된다. 본 실시예에서 커패시턴스 증가 패턴(5)은 절연 부재로서 역할을 할 수 있다.
커패시턴스 증가 패턴(5)은 폴리실리콘 커패시턴스는 증가시키고, 터널 산화막 커패시턴스는 감소시켜 플래시 메모리 소자의 게이트 결합 계수(gate coupling ration)를 증가시킨다.
본 실시예에서, 터널 산화막 커패시턴스는 반도체 기판(1)-터널 산화막(3)-후술될 플로팅 게이트(7) 사이에 형성되는 커패시턴스로 정의되고, 폴리실리콘 커패시턴스는 플로팅 게이트(7)-ONO막(9)-콘트롤 게이트(11) 사이에 형성되는 커패시턴스로 정의된다.
터널 산화막 커패시턴스는 감소시키고, 폴리실리콘 커패시턴스는 증가시키기 위해서, 플로팅 게이트(7)는 한 쌍의 커패시턴스 증가 패턴(5)들의 사이에 배치된다. 본 실시예에서, 플로팅 게이트(7)는 도전성 불순물이 도핑된 폴리실리콘을 포함한다.
구체적으로, 터널 산화막 커패시턴스를 감소 및 폴리실리콘 커패시턴스를 향상시키기 위해 플로팅 게이트(7)는 터널 산화막(3)과 제1 면적으로 접촉되는 제1 면(7a) 및 후술될 ONO막(9)과 제1 면적보다 큰 제2 면적으로 접촉되는 제2 면(7b)를 갖는다.
플로팅 게이트(7)의 제2 면(7b)는, 단면상에서 보았을 때, 커패시턴스 증가 패턴(5)들의 가운데 부분에서는 오목한 형상을 갖고, 커패시턴스 증가 패턴(5)들 상에서는 볼록하게 돌출된 형상을 갖고, 이 결과 플로팅 게이트(7)의 제2 면(7b)의 표면적은 크게 향상된다.
본 실시예에서, 플로팅 게이트(7)의 측면 및 커패시턴스 증가 패턴(5)의 외측면은 동일 평면상에 배치된다. 만일, 커패시턴스 증가 패턴(5)의 외측면이 플로팅 게이트(7)의 측면 바깥쪽으로 돌출될 경우 플래시 메모리의 집적도가 크게 감소되기 때문에 플로팅 게이트(7)의 측면 및 커패시턴스 증가 패턴(5)의 외측면은 동일 평면상에 배치되는 것이 바람직하다.
ONO막(9)은 플로팅 게이트(7)의 제2 면(7b)를 덮는다. 구체적으로, ONO막(9)은 산화막-질화막-산화막의 구조를 갖는다.
콘트롤 게이트(11)는 ONO막(9) 상에 배치되며, 콘트롤 게이트(11)는 도전성 불순물이 도핑된 폴리실리콘을 포함한다.
본 실시예에 의하면, 플로팅 게이트(7) 중 터널 산화막(3)과 접촉하는 제1 면(7a)는 제1 면적을 갖고, 플로팅 게이트(7) 중 ONO막(9)과 접촉하는 제2 면(7b)는 제1 면적보다 큰 제2 면적을 갖기 때문에 터널 산화막 커패시턴스에 비하여 폴리 실리콘 커패시턴스가 크고 이로 인해 플래시 메모리 소자(20)의 게이트 결합 계수가 증가된다. 플래시 메모리 소자(20)의 게이트 결합 계수가 증가 될 경우, 플래시 메모리 소자(20)의 프로그램 속도 및 소거 효율 및 신뢰성이 크게 향상된다.
도 2 내지 도 7은 본 발명의 일실시예에 의한 플래시 메모리 소자의 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(1) 상에는 터널 산화막(3)이 형성된다.
도 3 및 도 4를 참조하면, 터널 산화막(3)이 반도체 기판(1) 상에 형성된 후, 터널 산화막(3) 상에는 도 4에 도시된 예비 커패시턴스 증가 패턴(5d)이 형성된다. 예비 커패시턴스 증가 패턴(5d)을 형성하기 위해서, 도 3을 참조하면, 터널 산화막(3) 상에는 전면적에 걸쳐 후박한 절연막(5a)가 형성된다. 본 실시예에서, 절연막(5a)는, 예를 들어, 산화막일 수 있다. 또한, 절연막(5a)의 두께는 약, 1,000Å 내지 1,500Å일 수 있다.
절연막(5a) 상에는 다시 전면적에 걸쳐 바닥 반사 방지막(BARC, 5b)이 형성된다. 바닥 반사 방지막(5b)이 형성된 후, 바닥 반사 방지막(5b) 상에는 전면적에 걸쳐 포토레지스트 필름이 형성되고, 포토레지스트 필름을 포토 공정을 통해 패터닝하여 바닥 반사 방지막(5b) 상에는 포토레지스트 패턴(5c)가 형성된다. 본 실시예에서, 포토레지스트 패턴(5c)는 KrF 파장에 반응하는 KrF 포토레지스트 물질을 포함할 수 있다.
도 4를 다시 참조하면, 바닥 반사 방지막(5b) 및 절연막(5a)는 포토레지스트 패턴(5c)를 식각 마스크로 이용하여 패터닝되어 터널 산화막(3) 상에는 예비 커패시턴스 증가 패턴(5d)들이 형성된다. 예비 커패시턴스 증가 패턴(5d)들은 상호 소정 간격 이격 되어 형성된다.
예비 커패시턴스 증가 패턴(5d)가 형성된 후, 예비 커패시턴스 증가 패턴(5d) 상에 남아 있던 바닥 반사 방지막(5b) 및 포토레지스트 패턴(5c)는 제거된다.
도 5를 참조하면, 예비 커패시턴스 증가 패턴(5d)가 형성된 후, 터널 산화막(3) 상에는 폴리실리콘층(7c)가 형성된다. 본 실시예에서, 폴리실리콘층(7c)는 CVD 공정에 의하여 형성될 수 있다. 이때, 폴리실리콘층(7c)은 예비 커패시턴스 증가 패턴(5d)의 상면에 소정 두께로 덮고, 폴리실리콘층(7c) 중 예비 커패시턴스 증가 패턴(5d)에 대응하는 부분은 볼록한 형상으로 형성되고, 예비 커패시턴스 증가 패턴(5d) 들의 사이에서는 오목한 형상을 갖는다.
폴리실리콘층(7c)가 형성된 후, 폴리실리콘층(7c) 상에는 폴리실리콘층(7c)를 패터닝하기 위한 포토레지스트 패턴(7d)이 형성된다.
도 6을 참조하면, 폴리실리콘층(7c)는 포토레지스트 패턴(7d)을 식각 마스크로 이용하여 패터닝되어, 플로팅 게이트(7)가 형성된다. 이때, 플로팅 게이트(7)는 에비 커패시턴스 증가 패턴(5d)의 상면의 일부를 덮도록 패터닝된다. 폴리실리콘층을 패터닝할 때, 반도체 기판(1), 터널 산화막(3) 및 플로팅 게이트(7) 사이에 형성된 커패시턴스 보다 플로팅 게이트(7), ONO 막(9) 및 콘트롤 게이트(11) 사이에 형성된 커패시턴스가 크도록 폴리실리콘층을 식각하는 것이 바람직하다.
한편, 게이트 결합 계수를 증가시키기 위해, 터널 산화막(3)과 접촉되는 플로팅 게이트(7)의 제1 면의 평면적은 ONO 막(9)과 접촉하는 플로팅 게이트(7)의 제2 면의 평면적보다 작은 것이 바람직하다.
도 6 및 도 7을 참조하면, 플로팅 게이트(7)를 형성한 후, 예비 커패시턴스 증가 패턴(5d)은 플로팅 게이트(7) 및 포토레지스트 패턴(7d)을 식각 마스크로 이용하여 식각되어 커패시턴스 증가 패턴(5)이 형성된다.
본 실시예에서, 커패시턴스 증가 패턴(5)의 외측면은 플로팅 게이트(7)의 측면과 동일 평면상에 배치된다.
도 1을 다시 참조하면, 커패시턴스 증가 패턴(5)이 형성된 후, 플로팅 게이트(5)가 덮이도록 터널 산화막(3) 상에는 ONO막(9)이 형성된다. ONO막(9)은 산화막-질화막-산화막을 순차적으로 형성하여 형성될 수 있다.
ONO막(9)이 형성된 후, ONO막(9) 상에는 폴리실리콘층(미도시)이 다시 형성되고, 폴리실리콘층을 포토 공정을 이용하여 패터닝함으로써 ONO막(9) 상에는 콘트롤 게이트(11)가 형성된다.
이상에서 상세하게 설명한 바에 의하면, 플래쉬 메모리 소자의 특성에 큰 영향을 미치는 게이트 결합 계수를 향상시키기 위해 플로팅 게이트 및 터널 산화막의 접촉 면적은 감소시키고, 플로팅 게이트 및 ONO막의 접촉면적을 향상시켜 플래쉬 메모리 소자의 성능을 크게 향상시킨다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 반도체 기판상에 배치된 터널 산화막;상기 터널 산화막 상에 상호 소정 간격 이격 되어 배치된 한 쌍의 커패시턴스 증가 패턴들;상기 커패시턴스 증가 패턴들 사이에 배치되어 상기 터널 산화막과 제1 면적으로 접촉하는 제1 면, 상기 커패시턴스 증가 패턴들 상부에 배치되며 상기 제1 면적보다 큰 제2 면적을 갖는 제2 면을 갖는 플로팅 게이트;상기 플로팅 게이트의 상기 제2 면 상에 배치된 ONO막;상기 ONO 막 상에 배치된 콘트롤 게이트를 포함하는 플래시 메모리 소자.
- 제1항에 있어서, 상기 커패시턴스 증가 패턴의 측면 및 상기 플로팅 게이트의 측면은 동일 평면상에 배치된 것을 특징으로 하는 플래시 메모리 소자.
- 제1 항에 있어서, 상기 커패시턴스 증가 패턴의 두께는 1,000Å 내지 1,500Å 인 것을 특징으로 하는 플래쉬 메모리 소자.
- 반도체 기판상에 터널 산화막을 형성하는 단계;상기 터널 산화막상에 한 쌍의 예비 커패시턴스 증가 패턴들을 형성하는 단계;상기 반도체 기판상에 상기 예비 커패시턴스 증가 패턴들의 사이에 채워진 폴리실리콘층을 형성하는 단계;상기 예비 커패시턴스 증가 패턴들의 상면의 일부가 노출되도록 상기 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트를 식각 마스크로 이용하여 노출된 상기 예비 커패시턴스 증가 패턴을 이방성 식각하여 상기 플로팅 게이트의 측면과 동일한 평면을 갖는 커패시턴스 증가 패턴을 형성하는 단계;상기 플로팅 게이트의 상면에 ONO 막을 형성하는 단계; 및상기 ONO 막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제4 항에 있어서, 상기 예비 커패시턴스 증가 패턴을 형성하는 단계는상기 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 바닥 반사 방지막을 형성하는 단계;상기 바닥 반사 방지막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 산화막을 이방성 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제4 항에 있어서,상기 예비 커패시턴스 패턴의 두께는 1,000Å 내지 1,500Å 인 것을 특징으 로 하는 플래쉬 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 폴리실리콘층을 패터닝하는 단계에서, 상기 반도체 기판, 터널 산화막 및 상기 플로팅 게이트 사이에 형성된 제1 커패시턴스 보다 상기 플로팅 게이트, 상기 ONO 막 및 상기 콘트롤 게이트 사이에 형성된 제2 커패시턴스가 크도록 상기 폴리실리콘층을 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제4항에 있어서,상기 터널 산화막과 접촉되는 상기 플로팅 게이트의 제1 면의 평면적은 상기 ONO 막과 접촉하는 상기 플로팅 게이트의 제2 면의 평면적보다 작은 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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|---|---|---|---|
| KR1020060111451A KR100819345B1 (ko) | 2006-11-13 | 2006-11-13 | 플래시 메모리 소자 및 이의 제조 방법 |
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Citations (3)
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|---|---|---|---|---|
| KR20050029622A (ko) * | 2003-09-23 | 2005-03-28 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자 |
| KR20050113793A (ko) * | 2004-05-31 | 2005-12-05 | 삼성전자주식회사 | 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 |
| KR20060079267A (ko) * | 2004-12-30 | 2006-07-06 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치의 제조방법 |
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2006
- 2006-11-13 KR KR1020060111451A patent/KR100819345B1/ko not_active IP Right Cessation
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