KR20020096741A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
플래쉬 메모리 셀의 제조 방법 Download PDFInfo
- Publication number
- KR20020096741A KR20020096741A KR1020010035565A KR20010035565A KR20020096741A KR 20020096741 A KR20020096741 A KR 20020096741A KR 1020010035565 A KR1020010035565 A KR 1020010035565A KR 20010035565 A KR20010035565 A KR 20010035565A KR 20020096741 A KR20020096741 A KR 20020096741A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- polysilicon
- device isolation
- isolation layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 상부에 제 1 폴리실리콘막을 형성한 후 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 제 1 폴리실리콘막을 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀의 제조 방법을 도 1을 이용하여 설명하면 다음과 같다.
반도체 기판(11)의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 절연막을 형성하여 소자 분리막(12)을 형성한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트를 형성한다. 이때, 플로팅 게이트는 소자 분리막(12)과 소정 영역 중첩되도록 형성한다. 그리고, 전체 구조 상부에 유전체막(15)을 형성한 후 제 2 폴리실리콘막(16)을 형성한다. 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 2 폴리실리콘막(16), 유전체막(15), 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 콘트롤 게이트 및 플로팅 게이트가 적층된 스택 게이트를 형성한다. 그리고, 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역(도시안됨)을 형성한다.
상기와 같은 일반적인 공정에 의해 제조되는 플래쉬 메모리 셀은 고집적화 및 셀 사이즈의 축소에 따라 유전체막의 두께 또한 축소되어야 한다. 만약, 플래쉬 메모리 셀의 사이즈가 축소됨에도 불구하고 유전체막의 두께가 축소되지 않으면 유전체막의 캐패시턴스는 점점 줄어들게 된다. 한편, 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 1 폴리실리콘막은 약 0.3㎛ 정도의 폭과 약 0.1㎛ 정도의 높이를 갖도록 패터닝된다. 이와 같이 제 1 폴리실리콘막의 폭이 줄어들게 됨에 따라 측벽의 캐패시턴스의 비중이 높아진다. 이때, 유전체막의 캐패시턴스는 다음과 같은 [수학식 1]에 의해 구해지는데, 유전체막의 캐패시턴스중 수직 캐패시턴스가 차지하는 비중이 약 40%나 된다.
= 유전율 ×(게이트 길이 ×제 1 폴리실리콘막의 폭 ×2×제 1 폴리실리콘막의 높이)
따라서, 프로그램 및 소거를 실시할 때 콘트롤 게이트로 많은 전압을 인가해야만 한다. 또한, 단위 전하당 문턱 전압의 변화가 매우 크기 때문에 데이터 리텐션(data retention)에도 취약할 수 밖에 없다.
본 발명의 목적은 문턱 전압의 변화를 줄여 데이터 리텐션 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 커플링비(coupling ratio)를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 유전체막의 캐패시턴스를 80% 정도 증가시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
도 1은 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판12 및 22 : 소자 분리막
13 및 23 : 터널 산화막14 및 24 : 제 1 폴리실리콘막
15 및 26 : 유전체막16 및 25 : 제 2 폴리실리콘막
27 : 제 3 폴리실리콘막
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하면서 상기 소자 분리막을 소정 깊이로 식각하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각하는 단계와, 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 상기 구조들을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
한편, 상기 소자 분리막은 상기 반도체 기판을 소정 깊이로 식각한 후 상기 식각된 반도체 기판에 절연막을 매립하여 형성하는 것을 특징으로 하며, 상기 소자분리막의 식각 깊이는 상기 소자 분리막 기저부에서 1/2 내지 4/5 정도인 것을 특징으로 한다.
그리고, 상기 플로팅 게이트는 제 1 및 제 2 폴리실리콘막이고, 상기 콘트롤 게이트는 제 3 폴리실리콘막인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21)의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치를 절연막으로 매립시켜 소자 분리막(22)을 형성한다. 전체 구조 상부에 터널 산화막(23) 및 제 1 폴리실리콘막(24)을 순차적으로 형성한다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막 (24) 및 터널 산화막(23)을 식각한다. 계속되는 식각 공정으로 소자 분리막(22)을 소정 깊이로 식각하는데, 예를들어 소자 분리막(22) 전체 깊이의 1/2 내지 4/5 깊이로 식각한다.
도 2(b)를 참조하면, 소정 깊이로 식각된 소자 분리막(22)을 포함한 전체 구조 상부에 제 2 폴리실리콘막(25)을 형성한다. 그리고, 제 2 폴리실리콘막(25)을 전면 식각하여 제 1 폴리실리콘막(24) 상부 및 소자 분리막(22)이 식각된 기저부의 제 2 폴리실리콘막(25)을 제거한다. 이에 의해 제 1 폴리실리콘막(24)의 측부와 소자 분리막(22)이 식각된 부분의 측면에 제 2 폴리실리콘막(25)이 잔류된다.
도 2(c)를 참조하면, 전체 구조 상부에 유전체막(26)을 형성한 후 소자 분리막(22)의 식각된 부분이 완전히 매립되도록 제 3 폴리실리콘막(27)을 형성한다. 그리고, 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 3 폴리실리콘막 (27), 유전체막(26), 제 1 폴리실리콘막(24) 및 터널 산화막(23)을 순차적으로 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 여기서, 제 1 및 제 2 폴리실리콘막(24 및 25)이 플로팅 게이트가 되며, 제 3 폴리실리콘막(27)이 콘트롤 게이트가 된다. 이후 불순물 이온 주입 공정을 실시하여 반도체 기판(21)상에 소오스 및 드레인 영역(도시안됨)을 형성한다.
상술한 바와 같이 본 발명에 의하면 제 1 폴리실리콘막을 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와,상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하면서 상기 소자 분리막을 소정 깊이로 식각하는 단계와,전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각하는 단계와,전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 상기 구조들을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와,불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 소자 분리막은 상기 반도체 기판을 소정 깊이로 식각한 후 상기 식각된 반도체 기판에 절연막을 매립하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 소자 분리막의 식각 깊이는 상기 소자 분리막 기저부에서 1/2 내지 4/5 정도인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트는 제 1 및 제 2 폴리실리콘막이고, 상기 콘트롤 게이트는 제 3 폴리실리콘막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035565A KR100751661B1 (ko) | 2001-06-21 | 2001-06-21 | 플래쉬 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035565A KR100751661B1 (ko) | 2001-06-21 | 2001-06-21 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020096741A true KR20020096741A (ko) | 2002-12-31 |
| KR100751661B1 KR100751661B1 (ko) | 2007-08-23 |
Family
ID=27710466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010035565A KR100751661B1 (ko) | 2001-06-21 | 2001-06-21 | 플래쉬 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100751661B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| US7833875B2 (en) | 2003-05-28 | 2010-11-16 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223277B1 (ko) * | 1996-12-26 | 1999-10-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| KR100297720B1 (ko) * | 1998-10-19 | 2001-08-07 | 윤종용 | 플래쉬메모리셀및그제조방법 |
| KR20010003413A (ko) * | 1999-06-23 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 어레이 및 그 제조 방법 |
-
2001
- 2001-06-21 KR KR1020010035565A patent/KR100751661B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| US7833875B2 (en) | 2003-05-28 | 2010-11-16 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9184232B2 (en) | 2003-05-28 | 2015-11-10 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9263588B2 (en) | 2003-05-28 | 2016-02-16 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9595612B2 (en) | 2003-05-28 | 2017-03-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9847422B2 (en) | 2003-05-28 | 2017-12-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100751661B1 (ko) | 2007-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100487532B1 (ko) | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 | |
| KR100729911B1 (ko) | 반도체 소자의 제조방법 | |
| KR100602081B1 (ko) | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 | |
| KR20060112950A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US8048739B2 (en) | Method of manufacturing flash memory device | |
| KR100317488B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100479604B1 (ko) | 반도체 소자의 제조 방법 | |
| US6638822B2 (en) | Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell | |
| KR100751661B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6391716B1 (en) | Method for forming poly spacer electron tunnel oxide flash with electric-field enhancing corners for poly to poly erase | |
| KR100885790B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
| KR100538066B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100187679B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR20030049781A (ko) | 플래시 메모리 셀 제조 방법 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100339420B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| KR100635193B1 (ko) | 플래쉬 메모리 소자의 제조 방법 및 소거 방법 | |
| KR100444841B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100519163B1 (ko) | 플래쉬 메모리 소자의 제조 방법_ | |
| KR100489517B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR20000044895A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR0147405B1 (ko) | 비휘발성 반도체 메모리소자의 구조 및 제조방법 | |
| KR20040069863A (ko) | 비휘발성 메모리 장치 제조 방법 | |
| KR970008449B1 (ko) | Eeprom 반도체 기억장치 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |