KR20070040962A - 플래시 메모리 셀 및 그 제조 방법 - Google Patents

플래시 메모리 셀 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 구동시 액티브 영역에 흐르는 전류의 누설을 방지하여 플레시 메모리 셀을 안정화할 수 있는 플래시 메모리 셀 및 그 제조 방법 제공하는 것으로서, 반도체 기판에 패드 산화막, 질화막 및 감광막을 차례로 형성하는 단계, 감광막을 마스크로 하여 질화막 및 패드 산화막을 패터닝하고 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치 내벽에 소정의 각도를 가지고 4족 또는 8족의 이온을 주입하는 단계, 트렌치 내벽에 STI 사이드 월을 형성하는 단계, STI 사이드 월 위에 소자 분리막을 형성하는 단계, 반도체 기판 위에 제1 산화막을 형성하는 단계를 포함한다. 이와 같이, 트렌치 영역의 내벽에 4족 또는 8족의 이온을 주입하여 STI 사이드 월 및 제1 산화막이 액티브 영역의 가장자리에서 두껍게 형성되도록 만듦으로써 반도체 소자 구동시 액티브 영역에 흐르는 전류의 누설을 방지하여 반도체 소자의 성능을 향상시킬 수 있다. 또한, 이에 따라 프로그램 상태에서 정보를 장기간 보관할 경우, 전계가 일정하게 유지됨으로써 플래시 메모리 셀을 안정화할 수 있다.
플래시메모리, 자기정렬소스, 공통소스, STI

Description

플래시 메모리 셀 및 그 제조 방법{FLASH MEMORY CELL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이다.
도 2 내지 도 7은 도 1의 II-II선을 따라 잘라 도시한 도면으로서, 본 발명의 일 실시예에 따른 플래시 메모리 셀을 제조하는 단계를 공정 순서에 따라 도시한 단면도이다.
본 발명은 플래시 메모리 셀 및 그 제조 방법에 관한 것으로서, 특히, 소자 분리막을 제조하는 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, 소자 분리막(shallow trench isolation, STI)의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자를 제조하기 위해 우선, 반도체 기판 위에 패드 산화막을 형성하고, 그 위에 질화막 및 TEOS막을 형성한다.
그런 다음, 패드 산화막, 질화막 및 TEOS를 패터닝하여 마스크로 삼아 반도체 기판을 식각하여 트렌치를 형성한 다음, 트렌치 내벽에 STI 사이드 월을 형성한다.
그 다음, HDP(high density plasma)로 트렌치를 채우고, 질화막 위에 있는 TEOS와 HDP를 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 진행하여 제거하고, 질화막은 인산 물질을 사용하여 제거한다. 이러한 과정을 통해 소자 분리막이 형성된다. 소자 분리막은 플래시 메모리의 셀(cell)과 셀 사이의 전기적 영향을 방지하기 위한 절연막이다.
이와 같이, 소자 분리막이 형성된 트렌치 영역 및 액티브 영역이 형성되어 있는 반도체 기판 위에 제1 산화막, 제1 다결정 실리콘, 제2 산화막 및 제2 다결정 실리콘을 순차적으로 형성한다.
한편, 반도체 기판의 액티브 영역과 트렌치 내벽의 결정 구조의 차이에 의해 트렌치 내벽에 있는 STI 사이드 월과 패드 산화막의 두께가 달라진다. 이때, STI 사이드 월은 패드 산화막보다 두께가 얇다.
또한, 소자 분리막을 형성하기 위해 몇차례에 식각공정을 진행할 때, STI 사이드 월과 제1 산화막의 일부분이 식각액에 의하여 식각됨에 따라 그 두께가 얇아 지게 되고, 이로 인해 후속 공정에서 형성되는 제1 산화막의 두께를 조절하기가 어려워 질 수 있다.
이처럼 얇은 두께를 갖는 STI 사이드 월 및 제1 산화막은 플래시 메모리에 기억된 정보를 지울 때 걸리는 바이어스에 의하여 높은 전계의 영향을 받아 플래시 메모리 소자의 신뢰성과 성능을 저하시키는 원인이 된다.
또한, 프로그램 상태에서 정보를 장기간 보관하는 경우, 전계가 크게 작용하여 제품에 치명적인 악영향을 미친다.
본 발명의 기술적 과제는 반도체 소자 구동시 액티브 영역에 흐르는 전류의 누설을 방지하여 플래시 메모리 셀을 안정화할 수 있는 플래시 메모리 셀 및 그 제조 방법 제공하는 것이다.
본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 반도체 기판에 패드 산화막, 질화막 및 감광막을 차례로 형성하는 단계, 상기 감광막을 마스크로 하여 상기 질화막 및 패드 산화막을 패터닝하고 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내벽에 소정의 각도를 가지고 4족 또는 8족의 이온을 주입하는 단계, 상기 트렌치 내벽에 STI 사이드 월을 형성하는 단계, 상기 STI 사이드 월 위에 소자 분리막을 형성하는 단계, 상기 반도체 기판 위에 제1 산화막을 형성하는 단계를 포함한다.
상기 소정의 각도는 7~10°이고, 상기 트렌치 영역은 사다리꼴 일 수 있다.
상기 4족 또는 8족의 이온은 상기 질화막에 의해 대부분이 차단되어 상기 트렌치 영역에서 상기 패드 산화막과 인접한 꼭지점에 주입될 수 있다.
상기 4족 또는 8족의 이온은 게르마늄 및 루테늄을 포함할 수 있다.
상기 STI 사이드 월은 상기 4족 또는 8족의 이온이 주입되어 있는 부분에 대응하는 부분이 다른 부분보다 두껍게 형성될 수 있다.
상기 제1 산화막은 상기 4족 및 8족의 이온이 주입되어 있는 부분에 대응하는 부분이 다른 부분보다 두껍게 형성될 수 있다.
상기 소자 분리막은 HDP로 형성할 수 있다.
상기 제1 산화막 위에 폴리 실리콘(poly silicon)를 증착하고 패터닝하여 제1 다결정 실리콘을 형성하는 단계, 그리고 상기 제1 다결정 실리콘 및 상기 소자 분리막 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계를 더 포함할 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 플래시 메모리 셀 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 셀의 배치도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 메모리 셀은 소자 분리 영역에 대응하는 트렌치 라인(19)이 반도체 기판(100)에 형성되어 있으며, 복수개의 트렌치 라인(19)은 비트 라인(BL) 방향에 평행하게 형성되어 있다. 여기서, 점선은 트렌치 라인(19)의 측벽 경사면의 경계를 나타낸 것이다.
그리고 반도체 기판(100)의 표면 아래에는 워드 라인(WL) 방향으로 불순물이 이온 주입되어 이루어진 공통 소스 영역(12)이 형성되어 있다.
그리고 트렌치 라인(19)과 수직한 방향으로, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형성되어 있다. 이러한 게이트 라인(13)을 기준으로 공통 소스 영역(12)과 반대되는 영역에는 드레인 영역(15)이 형성되어 있으며, 드레인 영역의 일부에는 드레인 콘택(17)이 형성되어 있다.
SAS 마스크(200)는 게이트 라인(13)의 일부 및 서로 이웃하는 게이트 라인(13)사이를 노출하며, SAS 마스크(200)의 노출부 경계선은 게이트 라인(13) 상부에서 게이트 라인(13)과 나란하게 정렬되어 있다.
그러면 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 2 내지 도 7은 도 1의 II-II선을 따라 잘라 도시한 도면으로서 본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 플래시 메모리 셀의 제조 방법은 우선, 도 2에 도시한 바와 같이, 반도체 기판(1) 위에 패드 산화막(2), 질화막(3) 및 감광막(4)을 순차적으로 증착한다.
그런 다음, 도 3에 도시한 바와 같이, 감광막(4)을 패터닝하고, 이를 마스크로 삼아 질화막(3) 및 패드 산화막(2)을 패터닝한다.
이어, 감광막(4), 질화막(3) 및 패드 산화막(2)을 마스크로 삼아 반도체 기판(1)을 식각하여 트렌치 영역(5a, 5b)을 형성한다. 이때, 반도체 기판(1)은 소정의 각도를 갖는 슬롭(slop) 식각으로 식각한다.
다음, 도 4에 도시한 바와 같이, 트렌치 영역(5a, 5b)의 내벽에 소정의 각도로 4족 또는 8족의 이온을 주입한다. 이때, 4족 또는 8족 원소는 반도체 기판(1)의 실리콘(Si)과 동족원소로서, 게르마늄(Ge), 루테늄(Ru) 등이 있다.
이와 같은 4족 또는 8족의 이온은 7~10°의 각도로 주입되며, 질화막(3)에 의해 대부분의 4족 또는 8족 이온은 차단되어 사다리꼴의 트렌치 영역(5a, 5b)의 바닥면까지는 주입되지 않아 트렌치 영역의 내벽에 손상을 주지 않고, 패드 산화막(2)과 인접한 트렌치 영역(5a, 5b)의 꼭지점 부근에만 주입된다.
이어, 도 5에 도시한 바와 같이, 감광막(4)을 제거하고, 트렌치 영역(5a, 5b), 패드 산화막(2) 및 질화막(3) 측벽에 STI 사이드 월(7)을 형성하고, STI 사이드 월(7) 위에 HDP(high density plasma)와 같은 절연물(6)을 형성한다. 이때, 트렌치 영역(5a, 5b)에 주입되어 있는 4족 또는 8족의 이온은 반도체 기판(1)의 격자를 불안정하게 만들어 열처리에 의해 형성되는 STI 사이드 월(7)이 두껍게 형성되도록 한다.
다음, 도 6에 도시한 바와 같이, 질화막(3) 및 패드 산화막(2)을 인산을 이용하여 제거한다. 이때, 플래시 메모리의 셀(cell)과 셀 사이의 전기적 영향을 방지하기 위한 소자 분리막(13)이 형성된다.
여기서, 앞서 설명한 STI 사이드 월(7)은 종래의 STI 사이드 월의 두께보다더 두꺼우므로 질화막(3) 및 패드 산화막(2)의 제거 공정에 의해 액티브 영역이 드러나는 것을 최소화할 수 있다.
다음, 도 7에 도시한 바와 같이, 반도체 기판(1), STI 사이드 월(7) 및 소자 분리막(13) 위에 제1 산화막(8)을 형성한다. 이어, 제1 산화막(8) 위에 폴리 실리콘(poly silicon)를 증착하고 패터닝하여 제1 다결정 실리콘(9)을 형성하고, 제1 다결정 실리콘(9)을 마스크로 하여 제1 산화막(8)을 패터닝한다. 여기서, 제1 산화막(8)은 액티브 영역의 중앙 부분보다 트렌치 영역(5a, 5b)과 경계를 이루는 액티브 영역의 끝 부분에서 더욱 두껍게 형성된다. 이것은 트렌치 영역(5a, 5b)의 내벽에 주입된 4족 또는 8족의 이온에 의한 것이다. 즉, 제1 산화막(8)은 제1 다결정 실리콘(9)의 네 변에서 두껍게 형성된다. 이에 따라 반도체 소자 구동시 액티브 영역에 흐르는 전류의 누설을 방지할 수 있어 플래시 메모리 셀의 성능을 향상시킬 수 있다.
그 다음, 제1 다결정 실리콘(9) 위에 제2 산화막(10)을 형성하고, 제2 산화막(10) 및 소자 분리막(13) 위에 제2 다결정 실리콘(11)을 형성한다.
이와 같은 공정을 통하여 도 1에 도시한 한 바와 같은, 트렌치 라인(19)과 수직한 방향, 즉 워드 라인(WL)과 평행한 방향으로 복수개의 게이트 라인(13)이 형 성된다.
본 발명에 따른 플래시 메모리 셀 및 그 제조 방법은 트렌치 영역의 내벽에 4족 또는 8족의 이온을 주입하여 STI 사이드 월 및 제1 산화막이 액티브 영역의 가장자리에서 두껍게 형성되도록 만듦으로써 반도체 소자 구동시 액티브 영역에 흐르는 전류의 누설을 방지하여 반도체 소자의 성능을 향상시킬 수 있다.
또한, 이에 따라 프로그램 상태에서 정보를 장기간 보관할 경우, 전계가 일정하게 유지됨으로써 플래시 메모리 셀을 안정화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 반도체 기판에 패드 산화막, 질화막 및 감광막을 차례로 형성하는 단계,
    상기 감광막을 마스크로 하여 상기 질화막 및 패드 산화막을 패터닝하고 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 내벽에 소정의 각도를 가지고 4족 또는 8족의 이온을 주입하는 단계,
    상기 트렌치 내벽에 STI 사이드 월을 형성하는 단계,
    상기 STI 사이드 월 위에 소자 분리막을 형성하는 단계,
    상기 반도체 기판 위에 제1 산화막을 형성하는 단계
    를 포함하는 플래시 메모리 셀의 제조 방법.
  2. 제1항에서,
    상기 소정의 각도는 7~10°인 플래시 메모리 셀의 제조 방법.
  3. 제1항에서,
    상기 트렌치 영역은 사다리꼴인 플래시 메모리 셀의 제조 방법.
  4. 제2항 또는 제3항에서,
    상기 4족 또는 8족의 이온은 상기 질화막에 의해 대부분이 차단되어 상기 트 렌치 영역에서 상기 패드 산화막과 인접한 꼭지점에 주입되는 플래시 메모리 셀의 제조 방법.
  5. 제4항에서,
    상기 4족 또는 8족의 이온은 게르마늄 및 루테늄을 포함하는 플래시 메모리 셀의 제조 방법.
  6. 제4항 또는 제5항에서,
    상기 STI 사이드 월은 상기 4족 또는 8족의 이온이 주입되어 있는 부분에 대응하는 부분이 다른 부분보다 두껍게 형성되는 플래시 메모리 셀의 제조 방법.
  7. 제4항 또는 제5항에서,
    상기 제1 산화막은 상기 4족 및 8족의 이온이 주입되어 있는 부분에 대응하는 부분이 다른 부분보다 두껍게 형성되는 플래시 메모리 셀의 제조 방법.
  8. 제1항에서,
    상기 소자 분리막은 HDP로 형성하는 플래시 메모리 셀의 제조 방법.
  9. 제1항에서,
    상기 제1 산화막 위에 폴리 실리콘(poly silicon)를 증착하고 패터닝하여 제 1 다결정 실리콘을 형성하는 단계, 그리고
    상기 제1 다결정 실리콘 및 상기 소자 분리막 위에 제2 산화막 및 제2 다결정 실리콘을 형성하는 단계
    를 더 포함하는 플래시 메모리 셀의 제조 방법.
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