KR100203898B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 필드 산화막 형성전에 Ge이온을 고농도로 이온주입하여 비교적 저온에서도 실리콘의 산화속도를 빠르게 함으로써 산소의 측면확산은 최대로 억제함과 동시에 원하는 산화막 두께를 얻을 수 있으며, 종래 LOCOS기술에 비해 산화 시간을 크게 단축 시킬수 있고 디자인 룰이 좁은 공간에서도 산화가 쉽게 되기 때문에 필드 산화막의 두께가 얇아지는 현상을 개선시킬수 있다.

Description

반도체 소자의 소자분리막 제조방법
제1a도와 제1b도는 종래의 기술에 따른 필드 산화막 형성공정의 일예인 LOCOS 공정을 도시한 단면도.
제2도는 필드산화 전에 Ge를 고농도로 이온주입한 후 산화를 실시했을 때의 필드 산화막의 두께를 도시한 그래프.
제3a도 내지 제3d도는 본 발명의 제1실시예에 따른 반도체 소자의 소자분리막 제조공정단계를 도시한 단면도.
제4a도내지 제4c도는 본 발명의 제2실시예에 따른 반도체 소자의 소자분리막 제조 공정단계를 도시한 단면도.
제5a도와 제5b도는 본 발명의 제3실시예에 따른 반도체 소자의 소자분리막 제조 공정단계를 도시한 단면도.
제6a도와 제6b도는 본 발명의 제4실시예에 따른 반도체 소자의 소자분리막 제조 공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드 산화막
3 : 질화막(Silicon Nitride) 4 : 필드 산화막
5 : 감광막(Photo Resist) 7 : 질화막 스페이서
6 : Ge 이온주입후 형성된 비정질 실리콘층
S : 리세스된 실리콘 홈의 측벽(Sidewall)
B : 리세스된 실리콘 홈의 바닥(Bottom)
본 발명은 반도체소자의 소자분리막 제조방법에 관한것으로, 특히 필드 산화막 형성전에 Ge 이온을 고농도로 이온주입하여 비교적 저온에서도 실리콘의 산화속도룰 빠르게 함으로써 산소의 측면확산은 최대로 억제함과동시에 원하는 산화막 두께를 얻을수 있는 반도체 소자분리막 제조방법에 관한 것이다.
제1a도와 제1b도는 종래의 기술에 따른 필드 산화막 형성공정의 일예인 로코스 (Local Oxidation of Silicon; 이하 LOCOS 라 칭함.) 공정을 도시한 단면도이다.
상기 도면을 참조하면, 반도체 기판(1)을 산화시켜 패드 산화막(2)을 형성하고, 상기 패드 산화막(2) 상부에 질화막(3)을 증착한다. 그 후 포토/식각 공정을 통하여 상기 질화막(3) 을 식각하여 필드 영역을 정의 한다(제1a도 참조),
다음, 상기 필드 영역의 반도체 기판(1)을 산화시켜 필드 산화막 (4)을 형성한다(제1b도 참조).
상기와 같은 종래의 LOCOS 기술은 공정이 단순하다는 장점이 있지만, 필드 산화시 패드 산화막(2)을 통해 산소가 확산하여 버즈빅(bird's beak)이 길게 발생되는 문제가 있어 집적도 측면에서 한계가 있다. 또한 디자인룰(design rule)이 감소함에 따라 넓은 필드영역에 비해 필드 산화막 두께가 얇아지는 현상, 즉 필드산화막씨닝(field oxide thinning)이 발생하는 심각한 문제가 있다.
또한 상기 종래 LOCOS 기술에서 필드 산화막(4)을 형성하는 산화 온도는 900~1200℃이며, 패드 산화막(2)을 통한 측면 확산을 최소화하여 버즈빅을 줄이고, 필드 산화막(주)의 두께가 얇아지는 현상을 줄이기 위해 필드 산화 온도를 증가시키는 방법이 있다.
그러나 필드 산화 온도를 증가시킬 경우에는, 고온일수록 불순물 이온의 측면 확산이 심각해지므로 결국 전기적으로 악영향을 초래하는 문제가 발생하게 된다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 필드산화전에 Ge 이온을 고농도로 이온주입하여 비교적 저온에서도 실리콘의 산화속도를 빠르게하여 산소의 측면확산을 억제하고, 버즈빅의 길이는 짧게하면서도 필드 산화막의 두께가 얇아지는 시닝현상을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자 분리막 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자 분리막 제조방법의 특징은 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포하여 노광및 현상공정을 통해 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통행 필드 영역의 질화막을 식각하는 단계와, 필드영역의 반도체 기판에 Ge 이온을 선택적으로 이온주입하는 단계와, 필드산화를 실시하여 필드 산화막(4)을 형성하는 단계와, 질화막과 패드 산화막을 제거한 후 최종 필드산화막을 얻는 단계로 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자 분리막 제조방법의 다른 특징은 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 사기 질화막 상부에 감광막을 도포하여 노광및 현상공정을 통해 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통행 필드 영역의 질화막을 식각하는 단계와, 반도체 기판을 소정 깊이로 리세스하는 단계와, 반도체 기판의 필드영역에 Ge을 선택적으로 이온 주입하는 단계와, 필드산화를 실시하여 필드산화막을 형성하는 단계와, 상기 질화막과 패드산화막을 차례로 제거한 후 최종 필드산화막을 얻는 단계로 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자 분리막 제조방법의 또 다른 특징은 반도체 기판을 산화시켜 패드산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포하여 노광 및 현상공정을 통해 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통해 필드영역의 질화막을 식각하는 단계와, 상기 감광막을 제거한 후 질화막측벽에 질화막 스페이서를 형성하는 단계와, 반도체 기판을 소정깊이로 리세스하는 단계와, 필드 영역의 반도체 기판에 Ge을 선택적으로 이온 주입하는 단계와, 필드 산화를 실시하여 필드 산화막을 형성하는 단계와, 상기 질화막과 질화막 스페이서 및 패드 산화막을 차례로 제거한 후 최종 필드 산화막을 얻는 단계로 구성된다. 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자 분리막 제조방법의 또 다른 특징은 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감공막을 도포한 후 노광 및 현상공정으로 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 하부 필드 영역의 질화막을 식각하는 단계와, 감광막을 제거한 후 상기 질화막 측벽에 질화막 스페이서를 형성하는 단계와, 열적인 산화 방법으로 소정 두께의 산호막을 성장시킨 후 소정용액으로 상기 산화막을 제거하여 둥근형태로 반도체 기판을 리세스하는 단계와, 필드 영역의 반도체 기판에 Ge을 선택적으로 이온 주입하는 단계와, 필드 산화를 실시하여 필드 산화막을 형성하는 단계와, 상기 질화막을 제거한 후 최종 필드 산호막을 얻는 단계로 구성된다. 이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2도는 필드산화 전에 Ge을 고농도로 이온주입한 후 산화를 실시했을 때의 필드 산화막의 두께를 도시한 그래프이다. 특히 상기 도면에 도시된 경우는 Ge을 필드 산화전에 고농도로 이온주입하되, 5×1015/㎠의 고농도로 이온주입하고, 상기 이온 주입후에는 약850~1000℃에서 산화를 실시했을때의 필드 산화막 두께를 도시하였다.
상기 그래프에서, Ge이온주입이 되지 않은 웨이퍼와 Ge을 30~60KeV로 5×1015을 이온 주입한 웨이퍼를 동시에 산화시켰을 때, Ge이온주입이 되지 않은 웨이퍼에서는 (그래프 A) 약 1500Å의 산화막이 형성되나, Ge을 주입한 경우에는 (그래프 B) 850℃에서 약 2900Å의 산화막이 형성되어 상기 Ge이온주입이 되지 안은 웨이퍼 (그래프 A)경우에 비해 두께가 약 1.9배 정도 두꺼운 것을 알 수 있다.
또한 900℃ 에서는 약 2450Å의 두께로 약 1.6배 두께가 두꺼워지고, 1000℃ 에서는 약 1800Å두께의 산화막이 형성되어 Ge이온을 주입하지 않았을 때 보다 약 1.2배 정도 두꺼운 것을 알 수 있다.
마찬가지로 Ge 이온을 실리콘기판이 비정질화(amorphization)되는 임계농도인 9×1013/㎠이상으로 이온주입하면 실리콘 기판이 비정질화(amorphization)되며, 그 결과 단결정 실리콘 보다 산화 속도가 많게는 약2배까지 증가된다.
제3a도 내지 제3d도는 본 발명의 제1실시예에 따른 반도체 소자의 소자분리막 제조 공정단계를 도시한 단면도이다.
먼저 반도체 기판(1)을 산화시켜 패드산화막(2)을 형성하고, 상기 패드 산화막 상부에 질화막(3) 증착한다. 그후 포토/식각 공정을 통하여 필드 영역의 질호막(3)을 식각한다(제3a도 참조).
실리콘 기판(1)의 필드 영역에 Ge을 선택적으로 이온주입한다. 이때, 상기 Ge이온주입은 감광막(5)을 제거하기전 또는 후에 실시할 수 있다. 이온주입 도우즈(Dose)는 단결정 실리콘이 비정질화 되도록 9×1013/㎠ 이상으로 하며, 이온주입 에너지는 원하는 비정질화층 두께가 되도록 자유롭게 조정할수 있다(제3b도 참조).
필드산화를 실시하여 필드산화막(4)을 형성한다.
이때, 산화 온도는 700~1100℃에서 실시한다.
만약, 850℃에서 산화하여 패턴의 넓은 필드영역에서 3000Å의 필드 산화막을 얻고자 한다면, Ge을 주입하지 않은 모니터 웨이퍼에서 1500Å의 산화막이 형성되도록 산화시간을 결정하면 된다(제3c도 참조).
상기 질화막(3)과 패드 산화막(2)을 제거하여 최종 필드 산호막(4)을 형성한다(제3d도 참조).
상기와 같은 본 발명에 따른 산화막 형성방법은 종래의 LOCOS기술에만 국한 되지 않는다. 즉, 실리콘 기판을 열적으로 산화시켜 필드산화막을 형성하는 각종 소자분리 방법에서 필드 산화 공정에 앞서 적당한 시기에 Ge이온주입을 실시할 수 있다. 특히 다음에 기술되는 실시예들에서와 같이 반도체 기판을 소정 깊이로 리세스(recess)한 후 필드 산화를 실시하는 경우에 그 효과는 극대화 된다.
제4a도 내지 제4c도는 본 발명의 제2실시예에 따른 단면도이다.
반도체 기판(1)을 산화시켜 패드 산화막(2)을 형성하고, 질화막(3)을 증착한다. 상기 질화막(3) 상부에 감광막(5)을 도포한 후 패턴을 형성하고 상기 패턴을 마스크로 사용하여 포토/식각 공정을 통행 필드 영역의 질화막(3)을 식각한다(제4a도 참조).
다음, 반도체 기판(1)을 약 100~600Å 깊이로 리세스한 후, 필드 영역에 Ge 이온(6)을 선택적으로 이온 주입한다. 이때, 이온 주입은 상기 감광막(5)을 제거하기전 또는 후에 실시할 수 있다. 또한, Ge이온 주입시 실리콘 흠의 측벽 (S)은 Ge이 이온 주입되지 않도록 하고, 흠의 바닥(B)부위에만 Ge이 이온 주입되도록 이온주입 각도는 틸트(tilt)없이 진행한다.
한편 실리콘 흠의 측벽(S)은 Ge이 이온 주입 되지않은 단결정 실리콘과 동일하며, 흠의 바닥(B)부위는 Ge(6)이 이온 주입되어 산화 속도가 측벽 보다 2배 정도 빠르다. 그결과 측벽(S)은 상대적으로 산화가 적게되어 버즈빅 억제 효과가 있으며, 바닥(B)부위는 산화가 빨리 되어 필드 산호막의 부피비(volume ratio)가 증대된다.
또한 필드 산호막의 두께가 얇아지는 현상도 개선된다(제4b도 참조).
필드 산화를 실시하여 필드 산화막(4)을 형성한다(제4c도 참조).
제5a도와 제5b도는 본 발명의 제3실시예에 따른 소자 분리막의 제조 공정단계를 도시한 단면도이다.
반도체 기판(1)을 산화시켜 패드 산화막(2)을 형성하고, 질화막(3)을 증착한다. 그 후 상기 질화막(3) 상부에 감광막을 도포하여 패턴을 형성하고 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통행 필드 영역의 질호막(3)을 식각한다.
감광막을 제거한 후 질화막(3) 축벽에 질화막 스페이서(7)을 형성한 후 반도체 기판(1)을 100~600Å깊이로 리세스하고, 리세스된 반도체 기판(1)의 필드영역에 Ge(6)을 선택적으로 이온 주입한다. 마찬가지로 Ge(6)이온 주입시 실리콘 흠의 측벽(S)은 Ge이 이온 주입되지 않도록 하고, 홈의 바닥(B)부위에만 Ge이 이온주입 되도록 이온주입 각도는 경사(TILT)없이 진행한다(제5a도 참조).
필드산화를 실시하여 필드산화막(4)을 형성한다(제5b도 참조). 제6a도와 제6b도는 본 발명의 제4실시예에 따른 반도체 소자 분리막의 제조 공정단계를 도시한 단면도이다.
반도체 기판(1)을 산화시켜 패드 산화막(2)을 형성하고, 질화막(3)을 증착한다. 그 후 포토/식각 공정을 통하여 필드 영역의 질화막(3)을 식각한다. 감광막을 제거한후 질화막(3)측벽에 질화막 스페이서(7)를 형성한 후 열적인 산화 방법으로 200~500Å의 산화막(그림에는 도시 되지 않았음)을 성장시킨다.
그후 HF계열의 용액으로 산호막을 제거하면 둥근 (roung)형태로 실리콘이 리세스 된다.
그후, 필드 영역에 Ge을 선택적으로 이온주입한다(제6a도 참조). 필드산화를 실시하여 필드 산화막(4)을 형성한다(제6b도 참조).
상기의 경우에도 필드 산화막의 부피비(volume ratio)가 증대되고 필드 산화막의 두께가 얇아지는 현상도 개선된다.
특히, 실리콘이 둥근형태로 리세스 되었기 때문에 상기 도면에 도시된 제4실시예에서는 필드 산화막(4)의 평탄성이 매우 뛰어나다.
따라선 상기한 바와 같이, 본 발명으로 필드 산화막(4)을 형성하면, 종래 LOCOS기술에 비해 시간을 크게 단축 시킬수 있으며 산소의 측면 확산이 짧아 버즈빅이 거의 발생하지 않게 되고 이로 인해 넓은 활성영역을 확보할수 있다.
또한 디자인룰이 좁은 공간에서도 산화가 쉽게 되기 때문에 필드 산화막의 두께가 얇아지는 현상을 개선시킬수 있다.
또한, 저온 공정에서 피드 산화막을 형성할수 있으므로 불순물등의 도판트의 확산을 방지할 수 있다.
특히 반도체 기판을 소정 깊이로 리세스한후 필드 산화를 실시하는 경우에는 리세스된 흠의 측벽보다 바닥이 산화 속도가 빠르기 때문에 버즈빅이 짧으며, 필드 산화막 부피비가 크게 증대된다.

Claims (21)

  1. 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포하여 노광및 현상공정을 통행 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통행 필드 영역의 질화막을 식각하는 단계와, 필드 영역의 반도체 기판에 Ge이온을 선택적으로 이온주입하는 단계와, 필드산화를 실시하여 필드 산화막을 형성하는 단계와, 질화막과 패드 산화막을 제거한 후 최종 필드산화막을 얻는 단계로 구성되는 것을 특징으로 하는 소자분리막 제조방법.
  2. 제1항에 있어서 상기 Ge이온주입은 감광막을 제거하기전 또는 후에 실시하는 것을 특징으로 한는 반도체 소자의 소자분리막 제조방법.
  3. 제1항에 있어서 상기 Ge이온주입 도우즈는 단결정 실리콘이 비정질화 되도록 9×1013cm-2이상으로 하며, 이온주입 에너지는 원하는 비정질화층 두께가 형성되도록 자유롭게 조정하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제1항에 있어서 상기 필드산화 온도는 700~1100℃에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포하여 노광및 현상공정을 통행 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통해 필드영역의 질화막을 식각하는 단계와, 반도체 기판을 소정깊이로 리세스하는 단계와, 반도체 기판의 필드영역에 Ge을 선택적으로 이온 주입하는 단계와, 필드산화를 실시하여 필드산화막을 형성하는 단계와, 상기 질화막과 패드산화막을 차례로 제거한 후 최종 필드산화막을 얻는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  6. 제5항에 있어서 상기 실리콘 리세스 깊이는 100~600Å로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  7. 제5항에 있어서 상기 Ge이온주입은 감광막을 제거하기전 또는 후에 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  8. 제5항에 있어서 상기 Ge이온주입 도우즈는 단결정 실리콘이 비정질호 되도록 9×1013cm-2이상으로하며, 이온주입 에너지는 원하는 비정질화층 두께가 형성되도록 자유롭게 조정하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  9. 제5항에 있어서 상기 Ge이온주입시 실리콘 흠의 측벽(S)은 Ge이 이온주입 되지 않도록 하고, 흠의 바닥(B)부위에만 Ge이 이온주입 되도록 이온주입 각도는 경사없이 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  10. 제5항에 있어서 상기 필드 산화 온도는 700~1100℃에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  11. 반도체 기판을 산화시켜 패드산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포하여 노광 및 현상공정을 통해 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 포토/식각 공정을 통해 필드 영역의 질화막을 식각하는 단계와, 상기 감광막을 제거한 후 질화막측벽에 질화막 스페이서를 형성하는 단계와, 반도체 기판을 소정깊이로 리세스하는 단계와, 필드 영역의 반도체 기판에 Ge을 선택적으로 이온 주입하는 단계와, 필드 산화를 실시하여 필드 산화막을 형성하는 단계와, 상기 질화막과 질화막 스페이서 및 패드 산화막을 차례로 제거한 후 최종 필드 산화막을 얻는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  12. 제11항에 있어서 상기 실리콘 리세스 깊이는 100~600Å깊이로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  13. 제11항에 있어서 상기 Ge 이온주입 도우즈는 단결정 실리콘이 비정질화 되도록 9×1013cm-2이상으로 하며, 이온주입 에너지는 원하는 비정질화층 두께가 형성되도록 자유롭게 조정하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  14. 제11항에 있어서 상기 Ge 이온주입시 실리콘 홈의 측벽은 Ge이 이온 주입되지 않도록 하고, 홈의 바닥 부위에만 Ge이 이온주입 되도록 이온주입 각도 없이 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  15. 제11항에 있어서 상기 필드 산화 온도는 700~1100℃에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  16. 반도체 기판을 산화시켜 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 질화막을 증착하는 단계와, 상기 질화막 상부에 감광막을 도포한 후 노광 및 현상공정으로 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 하부 필드 영역의 질화막을 식각하는 단계와, 감광막을 제거한 후 상기 질화막 측벽에 질화막 스페이서를 형성하는 단계와, 열적인 산화 방법으로 소정 두께의 산화막을 성장시킨후 소정용액으로 상기 산화막을 제거하여 둥근형태로 반도체 기판을 리세스하는 단계와, 필드 영역의 반도체 기판에 Ge을 선택적으로 이온 주입하는 단계와, 필드 산화를 실시하여 필드 산화막을 형성하는 단계와, 상기 질화막을 제거한 후 최종 필드 산화막을 얻는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  17. 제16항에 있어서 상기 열적인 산화방법에 의해 성장된 산화막 두께는 200~500Å인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  18. 제16항에 있어서 상기 열적인 산화방법에 의해 성장된 산화막을 제거하는 용액은 HF게열의 용액을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  19. 제16항에 있어서 상기 Ge 이온주입 도우즈는 단결정 실리콘이 비정질화 되도록 9×1013cm-2이상으로 하며, 이온주입 에너지는 원하는 비정질화층 두께가 형성되도록 자유롭게 조정하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  20. 제16항에 있어서 상기 Ge 이온주입시 이온주입 각도는 경사없이 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  21. 제16항에 있어서 상기 필드 산화 온도는 700~1100℃에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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