KR100190367B1 - 소자분리막형성방법 - Google Patents
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Abstract
본 발명은 전이금속막의 반도체 기판 내로의 확산 현상을 이용하여 열산화 공정이 아닌 중착공정으로 형성된 절연막으로 소자분리용 절연막을 형성하는 것으로, 버즈비크의 발생을 원천적으로 방지하고, 또한 미세한 폭으로 소자분리막을 형성하므로써 소자의 고집적화를 이루는 효과를 가져온다.
Description
제 1도는 종래기술에 따라 소자분리막이 형성된 상태의 단면도,
제 2A도 내지 제 2F도는 본 발명의 일실시예에 따른 소자분리 공정도.
제 3A도 내지 제 3F도는 본 발명의 다른 실시예에 따른 소자분리 공정도.
* 도면의 주요부분에 대한 부호의 설명
21,31 : 실리콘 기판 22,32 : 패드산화막
23,25,33,35 : 질화막 24,34 : 전이금속막
24',34' : 전이금속막 스페이서 26,36 : 실리사이드
27,37 : TEOS 산화막 28 : 감광막 패턴
29,39 : 에픽택셜 실리콘막
[발명의 상세한 설명]
본 발명은 반도체 소자 제조 공정중 소자 및 셀간의 절연을 목적으로 하는 아이솔레이션 방법에 관한 것으로, 특히 활성영역을 증대시켜 소자의 고집적화를 이루는 반도체 아이솔레이션 방법에 관한 것이다.
일반적으로, 소자분리막은 국부산화공정인 LOCOS(local oxidation of silicon) 공정에 의해 형성되고 있으나, 반도체 소자의 고집적화로 인하여 LOCOS 공정이 가지고 있는 버즈비크(bird's beek)와 같은 문제점이 소자의 특성을 크게 좌우하게 된다.
제 1 도는 종래기술에 따라 소자분리막이 형성된 상태의 단면도로서, LOCOS 공정의 변형인 PBL(polysilicon buffered LOCOS) 공정에 의해 형성된 소자분리막을 나타내는데, 그 형성 방법을 살펴보면 다음과 같다.
먼저, 반도체 기판(11)상에 열공정에 의한 패드산화막(12)을 형성하고, 패드산화막(12) 상부에 화학기상증착법으로 폴리실리콘막(13) 및 질화막(14)을 차례로 형성한 상태에서, 마스크 및 식각공정으로 소자분리영역의 질화막(14)과 폴리실리콘막(13)을 제거한 다음에, 열산화 공정으로 소자분리용 필드산화막(15)을 형성한다.
그러나, 소자분리막용 필드산화막을 형성하기 위한 열산화 공정시 질화막(14) 측벽 하부를 따라 산화막이 성장되어 버즈비크가 발생되면서, 소자의 활성영역을 감소시키는 문제점이 발생하게 되어, 결국 소자의 고집적화에 장애가 된다.
따라서, 본 발명은 활성영역을 증대시켜 소자의 고집적화를 이루는 반도체 아이솔레이션 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 소자분리영역이 오픈된 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴측벽에 스페이서 형태의 전이금속막 패턴을 형성하는 단계; 전체구조 상부에 제2절연막을 형성하는 단계; 고온 열처리하여 상기 전이금속막 패턴과 접한 상기 반도체 기판 표면 하부에 상기 전이금속막과 상기 반도체 기판의 반응된 물질막을 형성하는 단계; 상기 전이금속막 패턴이 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계; 노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하여 트렌치를 형성하는 단계; 전체구조 상부에 제3절연막을 형성하는 단계; 마스크 및 식각 공정으로 소자분리영역 이외의 상기 제3절연막 및 상기 제1절연막 패턴을 제거하여 활성영역의 반도체 기판을 노출시키는 단계; 및 노출된 활성영역 부위의 반도체 기판 상에 에피택셜막을 형성하는 단계를 포함하여, 상기 제3절연막 및 상기 제3절연막으로 둘러싸인 상기 제2절연막으로 이루어지는 소자분리막을 형성하는 것을 특징으로 한다.
또한 본 발명은 반도체 기판 상에 소정부위가 오픈된 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 측벽에 스페이서 형태의 전이금속막 패턴을 형성하는 단계; 전체구조 상부에 제2절연막을 형성하는 단계; 고온 열처리하여 상기 전이금속막 패턴과 접한 반도체 기판 표면 하부에 상기 전이금속막과 상기 반도체 기판의 반응된 물질막을 형성하는 단계; 상기 전이금속막 패턴이 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계; 노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하여 트렌치를 형성하는 단계; 전체구조 상부에 제3절연막을 형성하는 단계; 상기 제1절연막 및 상기 제2절연막 상부 표면 전체가 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계; 상기 제1절연막 및 상기 제2절연막을 제거하여 활성영역의 반도체 기판을 노출시키는 단계; 및 노출된 활성영역 부위의 반도체 기판 상에 에피택셜막을 형성하는 단계를 포함하여, 트렌치에 매립된 상기 제3절연막으로 이루어진 소자분리막을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면 제 2A도 내지 제 2F도와 제 3A도 내지 제 3F도를 참조하여 본 발명의 실시예를 상세히 설명한다.
제 2A도 내지 제 2F도는 본 발명의 일실시예에 따른 소자분리 공정도이다.
먼저, 제 2A도에 도시된 바와 같이 실리콘 기판(21)상에 100∼300Å의 패드산화막(22), 1000∼1300Å의 질화막(23)을 적층하고, 마스크 및 식각공정으로 질화막(23)과 패드산화막(32)을 선택식각하여 소자분리영역의 실리콘 기판(21)을 노출시킨 다음에, 전체구조 상부에 W, Ti, Ta, Mo, Nb 등과 같은 전이금속막(24)을 1000Å 정도 두께로 형성한다.
이어서, 제 2B도와 같이 비등방성 전면식각으로 전이금속막(24)을 식각하여 질화막(23) 측벽에 전이금속막 스페이서(24')를 형성한 후, 약 1000∼1500Å의 질화막(25)을 증착한 상태에서, 900∼1000℃정도의 고온에서 열처리하여 상기 전이금속막(24)의 금속 원자가 실리콘 기판(21) 내부로 확산하여 실리사이드막(26)이 형성되도록 한다.
계속해서, 제 2C도와 같이 전이금속막 스페이서(24')가 노출될때까지 화학적 기계적 폴리싱으로 전체구조 상부를 식각한 후, HNO3+HF의 혼합액으로 전이금속막 스페이서(24') 및 실리사이드막(26)을 제거한 다음에, 10∼50KeV, 1×1012∼1×1018원자/㎠의 조건에서 BF2이온을 이온주입하는 채널스탑 이온주입공정을 실시한다.
이때, 공정에 따라 채널스탑 이온주입공정은 생략될 수 있다.
계속해서, 제 2D 도와 같이 전체구조 상부에 1000∼2000Å의 TEOS 산화막(27)을 형성한 후, 마스크 공정을 통해 소자분리막이 형성될 부위에 감광막 패턴(28)을 형성하는데, 이때 형성되는 감광막 패턴(28)은 제 2A도에서 소자분리영역을 노출시키기 위한 마스크 공정시의 감광막 패턴과 는 정반대의 패턴이다.
계속해서, 제 2E 도와 같이 상기 감광막 패턴(28)을 식각장벽으로하여 상기 TEOS 산화막(27)을 습식식각하고, 감광막 패턴(28)을 제거한다.
끝으로, 제 2F도와 같이 160℃이상의 인상용액으로 패드 산화막(22)상의 질화막(23)을 제거하고, 비등방성 식각으로 패드산화막(22)을 제거한 후, 노출된 활성영역 부위의 실리콘 기판(21) 상부에 단결정 에피택셜실리콘막(29)을 형성한다.
상기 제 2F도에서 TEOS 산화막(27)으로 둘러싸인 질화막(25)과, TEOS 산화막(27)이 소자분리막 역할을 한다.
상술한 바와 같이 본 발명의 일실시예에 따른 소자분리 방법은 전이금속막의 확산 특성을 이용하여 산화막 및 질화막의 적층 구조로 이루어진 소자분리막을 형성함으로써, 버즈비크의 발생을 원천적으로 방지함은 물론, 질화막을 소자분리막으로 사용하여 절연효과를 높여준다.
제 3A도 내지 제 3F도는 본 발명의 다른 실시예에 따른 소자분리막 공정도이다.
먼저, 제 3A도는 실리콘 기판(31)상에 패드산화막(32), 질화막(23)을 적층하고, 마스크 및 식각공정으로 질화막(23)과 패드산화막(32)을 선택식각하여 소정 부위의 실리콘 기판(21)을 노출시킨 다음에, 전체구조 상부에 W, Ti, Ta, Mo, Nb 등과 같은 전이금속막(24)을 1000Å 정도 두께로 형성한다.
여기서, 제 3A도는 앞서 설명한 일실시예의 제 2A도와 그 공정은 동일하나, 마스크 및 식각 공정으로 질화막(33)과 패드산화막(32)이 선택식각과 부위가 소자분리 영역이 아님을 상기해야 할 것이다. 즉, 이후의 설명에서 명확히 밝혀지겠지만 이 부위는 활성영역을 포함하고 있다.
이어서, 제 3B도와 같이 비등방성 전면식각으로 전이금속먁(34)을 식각하여 질화막(33) 측벽에 전이금속막 스페이서(34')를 형성한 후, 질화막(35)을 증착한 상태에서, 900∼1000℃ 정도의 고온에서 열처리하여 상기 전이금속막(34)의 금속 원자가 실리콘 기판(31) 내부로 확산하여 실리사이드막(36)이 형성되도록 한다.
계속해서, 제 3C도와 같이 전이금속막 스페이서(34')가 노출될때까지 화학적 기계적 폴리싱으로 전체구조 상부를 식각한 후, HNO3+HF의 혼합액으로 전이금속막 스페이서(34') 및 실리사이드막(36)을 제거한 다음에, 10∼50KeV, 1×1012∼1×1018원자/㎠의 조건에서 BF2이온을 이온주입하는 채널스탑 이온주입공정을 실시한다.
이때, 공정에 따라 채널스탑 이온주입공정은 생략될 수 있다.
계속해서, 제 3D도와 같이 기판전체구조 상부에 TEOS 산화막(37)을 형성한 후, 제 3E 도와 같이 상부를 화학적 기계적 폴리싱으로 평탄화한 상태로, 질화막(33,35) 상부 표면 전체가 노출될때까지 폴리싱한다.
이어서, 제 3F도는 노출된 질화막(33,35)을 160℃ 이상의 인산용액으로 제거하고, 패드산화막(32)을 제거한 후, 노출된 실리콘 기판(31) 상부에 단결정 에피택셜 실리콘막(39)을 형성한 상태로서, TEOS 산화막(37)이 소자분리막 역할을 한다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 소자분리 방법은 버즈비크의 발생을 원천적으로 방지함은 물론, 전이금속막 스페이서 폭 만큼의 크기를 갖는 미세한 크기의 소자분리막을 형성할 수 있다.
이상, 상기 설명과 같이 이루어지는 본 발명은 전이금속막의 반도체기판 내로의 확산 현상을 이용하여 열산화 공정이 아닌 증착공정으로 형성된 절연막으로 소자분리용 절연막을 형성하는 것으로, 버즈비크의 발생을 원천적으로 방지하고, 또한 미세한 폭으로 소지분리막을 형성함으로써 소자의 고집적화를 이루는 효과를 가져온다.
Claims (16)
- 반도체 기판 상에 소자분리영역이 오픈된 제1절연막 패턴을 형성하는 단계;상기 제1절연막 패턴 측벽에 스페이서 형성의 전이금속막 패턴을 형성하는 단계;전체구조 상부에 제2절연막을 형성하는 단계;고온 열처리하여 상기 전이금속막 패턴과 접한 상기 반도체 기판 표면 하부에 상기 전이금속막과 상기 반도체 기판의 반응된 물질막을 형성하는 단계;상기 전이금속막 패턴이 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계;노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하여 트렌치를 형성하는 단계;전체구조 상부에제3절연막을 형성하는 단계;마스크 및 식각 공정으로 소자분리영역 이외의 상기 제3절연막 및 상기 제1절연막 패턴을 제거하여 활성영역의 반도체 기판을 노출시키는 단계; 및노출된 활성영역 부위의 반도체 기판 상에 에피택셜막을 형성하는 단계를 포함하여,상기 제3절연막 및 상기 제3절연막으로 둘러싸인 상기 제2절연막으로 이루어지는 소자분리막을 형성하는 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1 항에 있어서,노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하여 트렌치를 형성하는 단계와 전체구조 상부에 상기 제2절연막을 형성하는 단계 사이에 채널스탑 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1항 또는 제 2항에 있어서,상기 제1절연막으로 상기 반도체 기판 상에 패드용 산화막 및 질화막이 차례로 적층된 구조의 막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1항 또는 제 2항에 있어서,상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 4항에 있어서,상기 물질막은 실리사이드막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1항 또는 제 2항에 있어서,상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1항 또는 제 2항에 있어서,상기 제3절연막은 TEOS 산화막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 1항 또는 제 2항에 있어서,상기 전이금속막은 W, Ti, Ta, Mo 및 Nb 중 어느 하나인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 반도체 기판 상에 소정부위가 오픈된 제1절연막 패턴을 형성하는 단계;상기 제1절연막 측벽에 스페이서 형태의 전이금속막 패턴을 형성하는 단계;전체구조 상부에 제2절연막을 형성하는 단계;고온 열처리하여 상기 전이금속막 패턴과 접한 반도체 기판 표면 하부에 상기 전이금속막과 상기 반도체 기판의 반응된 물질막을 형성하는 단계;상기 전이금속막 패턴이 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계;노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하여 트렌치를 형성하는 단계;전체구조 상부에 제3절연막을 형성하는 단계;상기 제1절연막 및 상기 제2절연막 상부 표면 전체가 노출될때까지 전체구조 상부를 화학적 기계적 폴리싱하는 단계;상기 제1절연막 및 상기 제2절연막을 제거하여 활성영역의 반도체 기판을 노출시키는 단계; 및노출된 활성영역 부위의 반도체 기판 상에 에피택셜막을 형성하는 단계를 포함하여,트렌치에 매립된 상기 제3절연막을 이루어진 소자분리막을 형성하는 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항에 있어서,노출된 상기 전이금속막 패턴 및 상기 물질막을 제거하는 단계와 전체구조 상부에 제3절연막을 형성하는 단계 사이에 채널스탑 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항 또는 제 10항에 있어서,상기 제1절연막은 패드용 산화막 및 질화막이 차례로 적층된 구조의 막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항 또는 제 10항에 있어서,상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 12항에 있어서,상기 물질막은 실리사이드막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항 또는 제 10항에 있어서;상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항 또는 제 10항에 있어서;상기 제3절연막은 TEOS 산화막인 것을 특징으로 하는 반도체 아이솔레이션 방법.
- 제 9항 또는 제 10항에 있어서,상기 전이금속막은 W, Ti, Ta, Mo 및 Nb 중 어느 하나인 것을 특징으로 하는 반도체 아이솔레이션 방법.
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