JP3403850B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3403850B2 JP3403850B2 JP07745795A JP7745795A JP3403850B2 JP 3403850 B2 JP3403850 B2 JP 3403850B2 JP 07745795 A JP07745795 A JP 07745795A JP 7745795 A JP7745795 A JP 7745795A JP 3403850 B2 JP3403850 B2 JP 3403850B2
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- antireflection
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- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、微細な高速ＭＯＳデバイスの製造技
術に適用することができ、特に、不純物の突き抜けを防
止するブロック膜と微細パターン形成時の光の反射を防
止する反射防止膜を同時に除去して、工程数を低減する
ことができる半導体装置の製造方法に関する。
に係り、詳しくは、微細な高速ＭＯＳデバイスの製造技
術に適用することができ、特に、不純物の突き抜けを防
止するブロック膜と微細パターン形成時の光の反射を防
止する反射防止膜を同時に除去して、工程数を低減する
ことができる半導体装置の製造方法に関する。
【０００２】近年、半導体デバイスの集積化に伴い、高
速デバイスには、バイポーラトランジスタから消費電力
の少ないＭＯＳトランジスタが用いられるようになって
きている。このＭＯＳトランジスタの能率化を更に向上
させるためには、ゲート酸化膜の薄膜化や、ソース／ド
レイン部のサリサイド化等が行われてきている。また、
微細加工し易さの点で各配線層の薄膜化が望まれてい
る。
速デバイスには、バイポーラトランジスタから消費電力
の少ないＭＯＳトランジスタが用いられるようになって
きている。このＭＯＳトランジスタの能率化を更に向上
させるためには、ゲート酸化膜の薄膜化や、ソース／ド
レイン部のサリサイド化等が行われてきている。また、
微細加工し易さの点で各配線層の薄膜化が望まれてい
る。
【０００３】
【従来の技術】従来、設計ルールが０．２５μｍ程度の
ＭＯＳトランジスタのゲート配線形成においては、ゲー
ト配線にポリＳｉを用いた場合、パターン転写した時の
光の反射を防止する反射防止膜にアモルファスカーボン
やシリコン窒化膜、シリコン窒化酸化膜を用いている。
例えば、反射防止膜にアモルファスカーボンを用いた場
合は、配線のパターン後に反射防止膜をＯ2 プラズマ等
で除去した後、ライトドープトドレインを形成し、サイ
ドウォール形成した後にソース／ドレイン部にヘビード
ーズを行ってＬＤＤを形成する。そして、この後、Ｔｉ
またはＣｏ，Ｎｉを全面に成膜し、熱処理することでゲ
ート部及びソース／ドレイン部をシリサイド化してい
る。
ＭＯＳトランジスタのゲート配線形成においては、ゲー
ト配線にポリＳｉを用いた場合、パターン転写した時の
光の反射を防止する反射防止膜にアモルファスカーボン
やシリコン窒化膜、シリコン窒化酸化膜を用いている。
例えば、反射防止膜にアモルファスカーボンを用いた場
合は、配線のパターン後に反射防止膜をＯ2 プラズマ等
で除去した後、ライトドープトドレインを形成し、サイ
ドウォール形成した後にソース／ドレイン部にヘビード
ーズを行ってＬＤＤを形成する。そして、この後、Ｔｉ
またはＣｏ，Ｎｉを全面に成膜し、熱処理することでゲ
ート部及びソース／ドレイン部をシリサイド化してい
る。
【０００４】しかしながら、この従来の製造方法では、
ヘビードーズを行う際、不純物がゲートを突き抜けてゲ
ート下のチャネル部にまで到達してしまい、トランジス
タ特性が変動する恐れがあるという問題があった。これ
を回避するためにゲート配線を厚くしたり、不純物の加
速エネルギーを低くすることが考えられるが、微細加工
が困難になる他、ソース／ドレイン部のジャンクション
が浅くなることによるシリサイド化時にリークを起こし
たりする等、トランジスタを製造することが困難になる
という問題がある。
ヘビードーズを行う際、不純物がゲートを突き抜けてゲ
ート下のチャネル部にまで到達してしまい、トランジス
タ特性が変動する恐れがあるという問題があった。これ
を回避するためにゲート配線を厚くしたり、不純物の加
速エネルギーを低くすることが考えられるが、微細加工
が困難になる他、ソース／ドレイン部のジャンクション
が浅くなることによるシリサイド化時にリークを起こし
たりする等、トランジスタを製造することが困難になる
という問題がある。
【０００５】そこで、不純物をドープする時の不純物が
ゲートを突き抜けるのを防止するために、従来では、不
純物がゲートを突き抜けるのを防止するためのブロック
膜を設ける技術が知られている。以下、具体的に図面を
用いて説明する。図１５，１６は従来の半導体装置の製
造方法を示す図である。まず、ＬＯＣＯＳ法等によりＳ
ｉ基板１００１を選択的に熱酸化してフィールド酸化膜
１００２を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により全面に不
純物をドープしたゲート材料となるポリシリコン膜１０
０３を形成する（図１５（ａ））。ポリシリコン膜１０
０３への不純物の導入は、前述の如く成膜時に行っても
よいが、成膜後にイオン注入等により行ってもよい。
ゲートを突き抜けるのを防止するために、従来では、不
純物がゲートを突き抜けるのを防止するためのブロック
膜を設ける技術が知られている。以下、具体的に図面を
用いて説明する。図１５，１６は従来の半導体装置の製
造方法を示す図である。まず、ＬＯＣＯＳ法等によりＳ
ｉ基板１００１を選択的に熱酸化してフィールド酸化膜
１００２を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により全面に不
純物をドープしたゲート材料となるポリシリコン膜１０
０３を形成する（図１５（ａ））。ポリシリコン膜１０
０３への不純物の導入は、前述の如く成膜時に行っても
よいが、成膜後にイオン注入等により行ってもよい。
【０００６】次に、ＣＶＤ法等によりシリコン酸化膜１
００４を形成し、ＲＩＥ等によりシリコン酸化膜１００
４を所定領域に残すように選択的にエッチングした後、
ＣＶＤ法等により全面にＳｉＮブロック膜１００５を形
成する（図１５（ｂ））。次に、ＣＶＤ法等により全面
にカーボン反射防止膜１００６を形成した後（図１５
（ｃ））、ＲＩＥ等により反射防止膜１００６からポリ
シリコン膜１００３までを選択的にエッチングしてゲー
ト電極１００３ａを形成する（図１５（ｄ））。
００４を形成し、ＲＩＥ等によりシリコン酸化膜１００
４を所定領域に残すように選択的にエッチングした後、
ＣＶＤ法等により全面にＳｉＮブロック膜１００５を形
成する（図１５（ｂ））。次に、ＣＶＤ法等により全面
にカーボン反射防止膜１００６を形成した後（図１５
（ｃ））、ＲＩＥ等により反射防止膜１００６からポリ
シリコン膜１００３までを選択的にエッチングしてゲー
ト電極１００３ａを形成する（図１５（ｄ））。
【０００７】次に、Ｏ2 ＲＩＥ等によりカーボン反射防
止膜１００６をエッチングして除去した後（図１６
（ａ））、ゲート電極１００３ａをマスクとし、低ドー
ズ量でＳｉ基板１００１内に不純物をイオン注入して低
濃度拡散層１００７を形成する。次いで、ＣＶＤ法等に
よりＳｉＯ2 膜等を堆積した後、ＳｉＯ2 膜を異方性エ
ッチングしてポリシリコン膜１００３ａ側壁にサイドウ
ォール１００８を形成する（図１６（ｂ））。
止膜１００６をエッチングして除去した後（図１６
（ａ））、ゲート電極１００３ａをマスクとし、低ドー
ズ量でＳｉ基板１００１内に不純物をイオン注入して低
濃度拡散層１００７を形成する。次いで、ＣＶＤ法等に
よりＳｉＯ2 膜等を堆積した後、ＳｉＯ2 膜を異方性エ
ッチングしてポリシリコン膜１００３ａ側壁にサイドウ
ォール１００８を形成する（図１６（ｂ））。
【０００８】次に、ゲート電極１００３ａ及びサイドウ
ォール１００８をマスクとし、高ドーズ量でＳｉ基板１
００１内に不純物をイオン注入して高濃度拡散層１００
９を形成する（図１６（ｃ））。この時、低濃度拡散層
１００７と高濃度拡散層１００９からなるソース／ドレ
イン拡散層１０１０が形成される。そして、燐酸ボイル
等によりブロック膜１００５をエッチングして除去する
ことにより、図１６（ｄ）に示すような構造の半導体装
置を得ることができる。
ォール１００８をマスクとし、高ドーズ量でＳｉ基板１
００１内に不純物をイオン注入して高濃度拡散層１００
９を形成する（図１６（ｃ））。この時、低濃度拡散層
１００７と高濃度拡散層１００９からなるソース／ドレ
イン拡散層１０１０が形成される。そして、燐酸ボイル
等によりブロック膜１００５をエッチングして除去する
ことにより、図１６（ｄ）に示すような構造の半導体装
置を得ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、ゲート電極１００
３ａとなるポリシリコン膜１００３上に別々の材料から
なるＳｉＮブロック膜１００５とカーボン反射防止膜１
００６を形成していたため、ゲート電極１００３ａを形
成するためのパターニングを行った後にカーボン反射防
止膜１００６を除去し、ソース／ドレイン拡散層１０１
０を形成するための不純物をドープした後にＳｉＮブロ
ック膜１００５を除去しなければならない。このため、
カーボン反射防止膜１００６とＳｉＮブロック膜１００
５の除去工程を別々に行わなければならないため、工程
数が多くて面倒であるという問題があった。
た従来の半導体装置の製造方法では、ゲート電極１００
３ａとなるポリシリコン膜１００３上に別々の材料から
なるＳｉＮブロック膜１００５とカーボン反射防止膜１
００６を形成していたため、ゲート電極１００３ａを形
成するためのパターニングを行った後にカーボン反射防
止膜１００６を除去し、ソース／ドレイン拡散層１０１
０を形成するための不純物をドープした後にＳｉＮブロ
ック膜１００５を除去しなければならない。このため、
カーボン反射防止膜１００６とＳｉＮブロック膜１００
５の除去工程を別々に行わなければならないため、工程
数が多くて面倒であるという問題があった。
【００１０】なお、カーボン反射防止膜１００６は、サ
イドウォール１００８を形成するための絶縁膜成長時の
温度で酸化され易い。そこで、本発明は、ブロック膜と
反射防止膜を同時に除去することができ、工程数を低減
することができる半導体装置の製造方法を提供すること
を目的としている。
イドウォール１００８を形成するための絶縁膜成長時の
温度で酸化され易い。そこで、本発明は、ブロック膜と
反射防止膜を同時に除去することができ、工程数を低減
することができる半導体装置の製造方法を提供すること
を目的としている。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
基板上に導電性膜を形成する工程と、次いで、導電性膜
上に配線パターンを転写する際の光の反射を防止する吸
収係数が大きい窒化シリコンからなる反射防止膜と不純
物を導入する際の不純物の突き抜けを防止する該反射防
止膜よりも吸収係数が小さい窒化シリコンからなるブロ
ック膜とを上層、下層のいずれかに形成する工程と、次
いで、該反射防止膜、該ブロック膜及び該導電性膜をパ
ターン転写した後、選択的にエッチングする工程と、次
いで、該反射防止膜、該ブロック膜及び該導電性膜をマ
スクとして該基板内に不純物を導入する工程と、次い
で、該反射防止膜及び該ブロック膜を除去する工程と、
次いで、該反射防止膜を除去した導電性膜の部分にサリ
サイド又は選択的に導体を析出させる工程とを含むこと
を特徴とするものである。
基板上に導電性膜を形成する工程と、次いで、導電性膜
上に配線パターンを転写する際の光の反射を防止する吸
収係数が大きい窒化シリコンからなる反射防止膜と不純
物を導入する際の不純物の突き抜けを防止する該反射防
止膜よりも吸収係数が小さい窒化シリコンからなるブロ
ック膜とを上層、下層のいずれかに形成する工程と、次
いで、該反射防止膜、該ブロック膜及び該導電性膜をパ
ターン転写した後、選択的にエッチングする工程と、次
いで、該反射防止膜、該ブロック膜及び該導電性膜をマ
スクとして該基板内に不純物を導入する工程と、次い
で、該反射防止膜及び該ブロック膜を除去する工程と、
次いで、該反射防止膜を除去した導電性膜の部分にサリ
サイド又は選択的に導体を析出させる工程とを含むこと
を特徴とするものである。
【００１２】請求項２記載の発明は、上記請求項１記載
の発明において、前記不純物を導入した後、全面に絶縁
膜を形成し、該絶縁膜を異方性エッチングして該反射防
止膜、該ブロック膜及び該導電性膜側壁にサイドウォー
ルを形成し、該反射防止膜、該ブロック膜、該導電性膜
及び該サイドウォールをマスクして、前記不純物を導入
した時のドーズ量よりも高ドーズ量で前記基板内に不純
物を導入することを特徴とするものである。
の発明において、前記不純物を導入した後、全面に絶縁
膜を形成し、該絶縁膜を異方性エッチングして該反射防
止膜、該ブロック膜及び該導電性膜側壁にサイドウォー
ルを形成し、該反射防止膜、該ブロック膜、該導電性膜
及び該サイドウォールをマスクして、前記不純物を導入
した時のドーズ量よりも高ドーズ量で前記基板内に不純
物を導入することを特徴とするものである。
【００１３】請求項３記載の発明は、上記請求項１，２
記載の発明において、前記反射防止膜及び前記ブロック
膜の除去は、燐酸ボイルによるウェットエッチングによ
り行うことを特徴とするものである。請求項４記載の発
明は、基板上に導電性膜を形成する工程と、次いで、導
電性膜上に配線パターンを転写する際の光の反射を防止
するための吸収係数を０.３から１.２までの範囲とする
とともに、不純物を導入する際の不純物の突き抜けを防
止する窒化シリコンからなる反射防止／ブロック膜を形
成する工程と、次いで、該反射防止／ブロック膜及び該
導電性膜をパターン転写する工程と、次いで、該反射防
止／ブロック膜及び該導電性膜をマスクとして該基板内
に不純物を導入する工程と、次いで、該反射防止／ブロ
ック膜を除去する工程とを含むことを特徴とするもので
ある。 請求項５記載の発明は、上記請求項４記載の発
明において、前記不純物を導入した後、全面に絶縁膜を
形成し、該絶縁膜を異方性エッチングして該反射防止／
ブロック膜及び該導電性膜側壁にサイドウォールを形成
し、該反射防止／ブロック膜、該導電性膜及び該サイド
ウォールをマスクして、前記不純物を導入した時のドー
ズ量よりも高ドーズ量で前記基板内に不純物を導入する
ことを特徴とするものである。
記載の発明において、前記反射防止膜及び前記ブロック
膜の除去は、燐酸ボイルによるウェットエッチングによ
り行うことを特徴とするものである。請求項４記載の発
明は、基板上に導電性膜を形成する工程と、次いで、導
電性膜上に配線パターンを転写する際の光の反射を防止
するための吸収係数を０.３から１.２までの範囲とする
とともに、不純物を導入する際の不純物の突き抜けを防
止する窒化シリコンからなる反射防止／ブロック膜を形
成する工程と、次いで、該反射防止／ブロック膜及び該
導電性膜をパターン転写する工程と、次いで、該反射防
止／ブロック膜及び該導電性膜をマスクとして該基板内
に不純物を導入する工程と、次いで、該反射防止／ブロ
ック膜を除去する工程とを含むことを特徴とするもので
ある。 請求項５記載の発明は、上記請求項４記載の発
明において、前記不純物を導入した後、全面に絶縁膜を
形成し、該絶縁膜を異方性エッチングして該反射防止／
ブロック膜及び該導電性膜側壁にサイドウォールを形成
し、該反射防止／ブロック膜、該導電性膜及び該サイド
ウォールをマスクして、前記不純物を導入した時のドー
ズ量よりも高ドーズ量で前記基板内に不純物を導入する
ことを特徴とするものである。
【００１４】請求項６記載の発明は、上記請求項４，５
記載の発明において、前記反射防止／ブロック膜の除去
は、燐酸ボイルによるウェットエッチングにより行うこ
とを特徴とするものである。
記載の発明において、前記反射防止／ブロック膜の除去
は、燐酸ボイルによるウェットエッチングにより行うこ
とを特徴とするものである。
【００１５】
【作用】本発明では、後述する実施例１の図１〜図６に
示す如く、ポリシリコン膜５上に配線パターンを転写す
る際の光の反射を防止する吸収係数の大きいＳｉＮ反射
防止膜７及び不純物を導入する際の不純物の突き抜けを
防止するＳｉＮ反射防止膜７よりも吸収係数の小さい透
過性のＳｉＮブロック膜８を形成し、反射防止膜７とブ
ロック膜８を同一の材料から構成したため、ポリシリコ
ン膜５上にＳｉＮ反射防止膜７とＳｉＮブロック膜８の
両方を形成した状態で、ゲート電極５ａを形成するため
のパターン転写工程と低濃度拡散層９及び高濃度拡散層
１１の不純物導入工程の両方を終了した後、燐酸ボイル
等によりＳｉＮからなる反射防止膜７とブロック膜８を
同時に除去することができる。このため、従来の異なる
材料からなる反射防止膜とブロック膜を別々に除去して
行う場合よりも、工程数を低減することができる。
示す如く、ポリシリコン膜５上に配線パターンを転写す
る際の光の反射を防止する吸収係数の大きいＳｉＮ反射
防止膜７及び不純物を導入する際の不純物の突き抜けを
防止するＳｉＮ反射防止膜７よりも吸収係数の小さい透
過性のＳｉＮブロック膜８を形成し、反射防止膜７とブ
ロック膜８を同一の材料から構成したため、ポリシリコ
ン膜５上にＳｉＮ反射防止膜７とＳｉＮブロック膜８の
両方を形成した状態で、ゲート電極５ａを形成するため
のパターン転写工程と低濃度拡散層９及び高濃度拡散層
１１の不純物導入工程の両方を終了した後、燐酸ボイル
等によりＳｉＮからなる反射防止膜７とブロック膜８を
同時に除去することができる。このため、従来の異なる
材料からなる反射防止膜とブロック膜を別々に除去して
行う場合よりも、工程数を低減することができる。
【００１６】本発明では、後述する実施例２の図７，８
に示す如く、ポリシリコン膜３３上に配線パターンを転
写する際の光の反射を防止するとともに、不純物を導入
する際の不純物の突き抜けを防止するＳｉＮ反射防止／
ブロック膜３５を形成して、ポリシリコン膜３３上にＳ
ｉＮ反射防止／ブロック膜３５を形成した状態で、ゲー
ト電極３３ａを形成するためのパターン転写工程と低濃
度拡散層３６及び高濃度拡散層３８の不純物導入工程の
両方を終了した後、燐酸ボイル等によりＳｉＮからなる
反射防止／ブロック膜３５を除去することができる。
に示す如く、ポリシリコン膜３３上に配線パターンを転
写する際の光の反射を防止するとともに、不純物を導入
する際の不純物の突き抜けを防止するＳｉＮ反射防止／
ブロック膜３５を形成して、ポリシリコン膜３３上にＳ
ｉＮ反射防止／ブロック膜３５を形成した状態で、ゲー
ト電極３３ａを形成するためのパターン転写工程と低濃
度拡散層３６及び高濃度拡散層３８の不純物導入工程の
両方を終了した後、燐酸ボイル等によりＳｉＮからなる
反射防止／ブロック膜３５を除去することができる。
【００１７】このため、従来の異なる材料からなる反射
防止膜７とブロック膜８を別々に除去して行う場合より
も、工程数を低減することができる。
防止膜７とブロック膜８を別々に除去して行う場合より
も、工程数を低減することができる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１〜図６は本発明に係る実施例１の半導
体装置の製造方法を示す図である。まず、ＣＶＤ法等に
よりＳｉ基板１上にＳｉ3 Ｎ4 等のシリコン窒化膜を形
成し、ＲＩＥ等によりシリコン窒化膜を選択的にエッチ
ングしてフィールド酸化膜形成用のマスク２を形成する
（図１（ａ），（ｂ））。
する。 （実施例１）図１〜図６は本発明に係る実施例１の半導
体装置の製造方法を示す図である。まず、ＣＶＤ法等に
よりＳｉ基板１上にＳｉ3 Ｎ4 等のシリコン窒化膜を形
成し、ＲＩＥ等によりシリコン窒化膜を選択的にエッチ
ングしてフィールド酸化膜形成用のマスク２を形成する
（図１（ａ），（ｂ））。
【００１９】次いで、マスク２を用い、ＬＯＣＯＳ法等
によりＳｉ基板１を選択酸化して素子分離絶縁領域とな
るフィールド酸化膜３を形成した後、マスク２を除去す
る（図１（ｃ））。この時、マスク２が除去されたＳｉ
基板１部分に素子領域が形成される。次に、Ｓｉ基板１
の素子領域を熱酸化してゲート酸化膜４を形成し、ＣＶ
Ｄ法等により全面にゲート電極となるポリシリコン膜５
を形成した後、ＨＴＯ法等によりポリシリコン膜５上に
シリコン酸化膜６を形成する（図１（ｄ））。
によりＳｉ基板１を選択酸化して素子分離絶縁領域とな
るフィールド酸化膜３を形成した後、マスク２を除去す
る（図１（ｃ））。この時、マスク２が除去されたＳｉ
基板１部分に素子領域が形成される。次に、Ｓｉ基板１
の素子領域を熱酸化してゲート酸化膜４を形成し、ＣＶ
Ｄ法等により全面にゲート電極となるポリシリコン膜５
を形成した後、ＨＴＯ法等によりポリシリコン膜５上に
シリコン酸化膜６を形成する（図１（ｄ））。
【００２０】次に、ＲＩＥ等によりポリシリコン膜５上
の所定領域に残るように選択的にエッチングし（図２
（ａ））、ＣＶＤ法等により全面に配線パターンを転写
する際の光の反射を防止する吸収係数の大きいＳｉＮか
らなる反射防止膜７を形成した後、ＣＶＤ法等により反
射防止膜７上に不純物を導入する際の不純物の突き抜け
を防止する反射防止膜７よりも吸収係数の小さいＳｉＮ
からなるブロック膜８を形成する（図２（ｂ））。ここ
で、反射防止膜７の膜厚は、反射防止効果を持たせるこ
とを考慮すると、２５ｎｍ以上３５ｎｍ以下であること
が好ましく、また、ブロック膜８の膜厚は、ブロック効
果を持たせることを考慮すると、４５ｎｍ以上であるこ
とが好ましい。ブロック膜８によるブロック効果の調節
は、ブロック膜８の膜厚を調節することにより行う。
の所定領域に残るように選択的にエッチングし（図２
（ａ））、ＣＶＤ法等により全面に配線パターンを転写
する際の光の反射を防止する吸収係数の大きいＳｉＮか
らなる反射防止膜７を形成した後、ＣＶＤ法等により反
射防止膜７上に不純物を導入する際の不純物の突き抜け
を防止する反射防止膜７よりも吸収係数の小さいＳｉＮ
からなるブロック膜８を形成する（図２（ｂ））。ここ
で、反射防止膜７の膜厚は、反射防止効果を持たせるこ
とを考慮すると、２５ｎｍ以上３５ｎｍ以下であること
が好ましく、また、ブロック膜８の膜厚は、ブロック効
果を持たせることを考慮すると、４５ｎｍ以上であるこ
とが好ましい。ブロック膜８によるブロック効果の調節
は、ブロック膜８の膜厚を調節することにより行う。
【００２１】次に、ポリＳｉゲート電極５ａ上にＳｉＮ
ブロック膜８及びＳｉＮ反射防止膜７を形成した状態で
パターン転写を行った後、ＲＩＥ等によりＳｉ基板１の
素子領域の部分でブロック膜８からゲート酸化膜４まで
を選択的にエッチングするとともに、フィールド酸化膜
３上の部分でブロック膜８からポリシリコン膜５までを
選択的にエッチングしてゲート電極５ａを形成する（図
２（ｃ））。
ブロック膜８及びＳｉＮ反射防止膜７を形成した状態で
パターン転写を行った後、ＲＩＥ等によりＳｉ基板１の
素子領域の部分でブロック膜８からゲート酸化膜４まで
を選択的にエッチングするとともに、フィールド酸化膜
３上の部分でブロック膜８からポリシリコン膜５までを
選択的にエッチングしてゲート電極５ａを形成する（図
２（ｃ））。
【００２２】この時、Ｓｉ基板１の素子領域の部分で
は、ブロック膜８、反射防止膜７、ゲート電極５ａ及び
ゲート酸化膜４からなるパターンが形成され、フィール
ド酸化膜３上の部分では、ブロック膜８、反射防止膜
７、シリコン酸化膜６及びゲート電極５ａからなるパタ
ーンと、ブロック膜８、反射防止膜７及びゲート電極５
ａからなるパターンとが形成される。
は、ブロック膜８、反射防止膜７、ゲート電極５ａ及び
ゲート酸化膜４からなるパターンが形成され、フィール
ド酸化膜３上の部分では、ブロック膜８、反射防止膜
７、シリコン酸化膜６及びゲート電極５ａからなるパタ
ーンと、ブロック膜８、反射防止膜７及びゲート電極５
ａからなるパターンとが形成される。
【００２３】次に、ポリＳｉゲート電極５ａ上にＳｉＮ
ブロック膜８及びＳｉＮ反射防止膜７を形成した状態で
Ｓｉ基板１の素子領域に低ドーズ量で不純物をイオン注
入してＳｉ基板１内に低濃度拡散層９を形成する（図２
（ｄ））。次に、ＣＶＤ法等により全面にシリコン酸化
膜１０を形成した後（図３（ａ））、ＲＩＥ等によりシ
リコン酸化膜１０を異方性エッチングしてゲート電極５
ａ側壁にサイドウォール１０ａを形成する（図３
（ｂ））。
ブロック膜８及びＳｉＮ反射防止膜７を形成した状態で
Ｓｉ基板１の素子領域に低ドーズ量で不純物をイオン注
入してＳｉ基板１内に低濃度拡散層９を形成する（図２
（ｄ））。次に、ＣＶＤ法等により全面にシリコン酸化
膜１０を形成した後（図３（ａ））、ＲＩＥ等によりシ
リコン酸化膜１０を異方性エッチングしてゲート電極５
ａ側壁にサイドウォール１０ａを形成する（図３
（ｂ））。
【００２４】次に、上部にブロック膜８及び反射防止膜
７を形成したゲート電極５ａとサイドウォール１０ａを
マスクとし、Ｓｉ基板１の素子領域に高ドーズ量で不純
物を導入してＳｉ基板１内に高濃度拡散層１１を形成す
る（図３（ｃ））。この時、低濃度拡散層９と高濃度拡
散層１１からなるソース／ドレイン拡散層１２が形成さ
れる。
７を形成したゲート電極５ａとサイドウォール１０ａを
マスクとし、Ｓｉ基板１の素子領域に高ドーズ量で不純
物を導入してＳｉ基板１内に高濃度拡散層１１を形成す
る（図３（ｃ））。この時、低濃度拡散層９と高濃度拡
散層１１からなるソース／ドレイン拡散層１２が形成さ
れる。
【００２５】次に、１４０℃程度の燐酸ボイル等により
ＳｉＮブロック膜８及びＳｉＮ反射防止膜７をエッチン
グして除去し、ゲート電極５ａ及びシリコン酸化膜６を
露出させる（図３（ｄ））。このように、低温で燐酸ボ
イルでウェット処理を行うと、Ｓｉ基板１をエッチング
することなく、選択性良くＳｉＮブロック膜８及びＳｉ
Ｎ反射防止膜７をエッチングすることができる。次い
で、スパッタ法等により全面にシリサイドの材料となる
Ｃｏ等の高融点金属膜１３を形成する（図４（ａ））。
この時、高融点金属膜１３上には、コンタクト抵抗を低
減化するためにＴｉＮ膜を形成してもよい。
ＳｉＮブロック膜８及びＳｉＮ反射防止膜７をエッチン
グして除去し、ゲート電極５ａ及びシリコン酸化膜６を
露出させる（図３（ｄ））。このように、低温で燐酸ボ
イルでウェット処理を行うと、Ｓｉ基板１をエッチング
することなく、選択性良くＳｉＮブロック膜８及びＳｉ
Ｎ反射防止膜７をエッチングすることができる。次い
で、スパッタ法等により全面にシリサイドの材料となる
Ｃｏ等の高融点金属膜１３を形成する（図４（ａ））。
この時、高融点金属膜１３上には、コンタクト抵抗を低
減化するためにＴｉＮ膜を形成してもよい。
【００２６】次に、アニール処理することにより、ゲー
ト電極５ａとＳｉ基板１のＳｉと高融点金属膜１３のＣ
ｏを反応させて、ゲート電極５ａ及びソース／ドレイン
拡散層１２が形成されたＳｉ基板１上にＣｏ・Ｓｉから
なる金属シリサイド膜１４を形成した後、フィールド酸
化膜３、サイドウォール１０ａ及びシリサイド酸化膜６
上の未反応部分の高融点金属膜１３を除去する（図４
（ｂ））。
ト電極５ａとＳｉ基板１のＳｉと高融点金属膜１３のＣ
ｏを反応させて、ゲート電極５ａ及びソース／ドレイン
拡散層１２が形成されたＳｉ基板１上にＣｏ・Ｓｉから
なる金属シリサイド膜１４を形成した後、フィールド酸
化膜３、サイドウォール１０ａ及びシリサイド酸化膜６
上の未反応部分の高融点金属膜１３を除去する（図４
（ｂ））。
【００２７】次に、ＣＶＤ法等により全面にＰＳＧ等の
層間絶縁膜１５を形成した後（図４（ｃ））、ＲＩＥ等
により層間絶縁膜１５を選択的にエッチングして、ソー
ス／ドレイン拡散層１２及びゲート電極５ａが露出され
たコンタクトホール１６を形成する（図４（ｄ））。次
に、スパッタ法とＣＶＤ法等によりコンタクトホール１
６内のソース／ドレイン拡散層１２及びゲート電極５ａ
とコンタクトするようにＴｉ（スパッタ法）／ＴｉＮ
（スパッタ法）／Ｗ（ＣＶＤ法）等の金属膜１７を形成
した後（図５（ａ））、ＲＩＥ等により金属膜１７のＷ
をエッチバックして表面を平坦化する（図５（ｂ））。
この時、金属膜１７は、コンタクトホール１６内のみに
埋め込まれる。
層間絶縁膜１５を形成した後（図４（ｃ））、ＲＩＥ等
により層間絶縁膜１５を選択的にエッチングして、ソー
ス／ドレイン拡散層１２及びゲート電極５ａが露出され
たコンタクトホール１６を形成する（図４（ｄ））。次
に、スパッタ法とＣＶＤ法等によりコンタクトホール１
６内のソース／ドレイン拡散層１２及びゲート電極５ａ
とコンタクトするようにＴｉ（スパッタ法）／ＴｉＮ
（スパッタ法）／Ｗ（ＣＶＤ法）等の金属膜１７を形成
した後（図５（ａ））、ＲＩＥ等により金属膜１７のＷ
をエッチバックして表面を平坦化する（図５（ｂ））。
この時、金属膜１７は、コンタクトホール１６内のみに
埋め込まれる。
【００２８】次に、スパッタ法とＲＩＥ等によりコンタ
クトホール１６内の金属膜１７とコンタクトするように
Ａｌ等の配線層１８を形成し（図５（ｃ））、ＣＶＤ法
等により全面にＳｉＯ2 等の絶縁膜１９を形成した後、
ＲＩＥ等により絶縁膜１９を選択的にエッチングして配
線層１８が露出されたコンタクトホール２０を形成する
ことにより、図６に示すような構造の半導体装置を得る
ことができる。
クトホール１６内の金属膜１７とコンタクトするように
Ａｌ等の配線層１８を形成し（図５（ｃ））、ＣＶＤ法
等により全面にＳｉＯ2 等の絶縁膜１９を形成した後、
ＲＩＥ等により絶縁膜１９を選択的にエッチングして配
線層１８が露出されたコンタクトホール２０を形成する
ことにより、図６に示すような構造の半導体装置を得る
ことができる。
【００２９】このように、本実施例では、ポリシリコン
膜５上に配線パターンを転写する際の光の反射を防止す
る吸収係数の大きいＳｉＮ反射防止膜７及び不純物を導
入する際の不純物の突き抜けを防止するＳｉＮ反射防止
膜７よりも吸収係数の小さい透過性のＳｉＮブロック膜
８を形成し、反射防止膜７とブロック膜８を同一の材料
から構成したため、ポリシリコン膜５上にＳｉＮ反射防
止膜７とＳｉＮブロック膜８の両方を形成した状態で、
ゲート電極５ａを形成するためのパターン転写工程と、
低濃度拡散層９及び高濃度拡散層１１の不純物導入工程
の両方を終了した後、燐酸ボイル等によりＳｉＮからな
る反射防止膜７とブロック膜８を同時に除去することが
できる。
膜５上に配線パターンを転写する際の光の反射を防止す
る吸収係数の大きいＳｉＮ反射防止膜７及び不純物を導
入する際の不純物の突き抜けを防止するＳｉＮ反射防止
膜７よりも吸収係数の小さい透過性のＳｉＮブロック膜
８を形成し、反射防止膜７とブロック膜８を同一の材料
から構成したため、ポリシリコン膜５上にＳｉＮ反射防
止膜７とＳｉＮブロック膜８の両方を形成した状態で、
ゲート電極５ａを形成するためのパターン転写工程と、
低濃度拡散層９及び高濃度拡散層１１の不純物導入工程
の両方を終了した後、燐酸ボイル等によりＳｉＮからな
る反射防止膜７とブロック膜８を同時に除去することが
できる。
【００３０】このため、従来の異なる材料からなる反射
防止膜とブロック膜を別々に除去して行う場合よりも工
程数を低減することができる。本実施例は、ポリシリコ
ン膜５上にＳｉＮブロック膜８を形成した状態でパター
ン転写するように構成したため、光の反射による定在波
を生じ難くして、良好な微細パターンを形成することが
できる。
防止膜とブロック膜を別々に除去して行う場合よりも工
程数を低減することができる。本実施例は、ポリシリコ
ン膜５上にＳｉＮブロック膜８を形成した状態でパター
ン転写するように構成したため、光の反射による定在波
を生じ難くして、良好な微細パターンを形成することが
できる。
【００３１】本実施例は、ポリシリコン膜５上にＳｉＮ
反射防止膜７を形成した状態で低濃度拡散層９及び高濃
度拡散層１１を形成するための不純物ドープを行うよう
に構成したため、ゲート電極５ａから下地のＳｉ基板１
内に不純物を突き抜けないように、即ちゲート電極５ａ
下のＳｉ基板１内の不純物濃度を変えることなく、ソー
ス／ドレイン部に不純物をドープすることができる。
反射防止膜７を形成した状態で低濃度拡散層９及び高濃
度拡散層１１を形成するための不純物ドープを行うよう
に構成したため、ゲート電極５ａから下地のＳｉ基板１
内に不純物を突き抜けないように、即ちゲート電極５ａ
下のＳｉ基板１内の不純物濃度を変えることなく、ソー
ス／ドレイン部に不純物をドープすることができる。
【００３２】本実施例は、ＳｉＮブロック膜８の膜厚を
適切に選ぶことにより、ソース／ドレイン部への不純物
ドープ時の加速電圧を、ソース／ドレイン部をシリサイ
ド化しても、接合リークを起こさない加速電圧を効率良
く選択することができる。なお、上記実施例１では、ポ
リシリコン膜５上に反射防止膜７を形成し、反射防止膜
７上にブロック膜８を形成して構成する場合について説
明したが、本発明はこれのみに限定されるものではな
く、ポリシリコン膜５上にブロック膜８を形成した後、
ブロック膜８上に反射防止膜７を形成して構成する場合
であってもよく、この場合も、上記実施例１と同様の効
果を得ることができる。 （実施例２）次に、図７，８は本発明に係る実施例２の
半導体装置の製造方法を示す図である。
適切に選ぶことにより、ソース／ドレイン部への不純物
ドープ時の加速電圧を、ソース／ドレイン部をシリサイ
ド化しても、接合リークを起こさない加速電圧を効率良
く選択することができる。なお、上記実施例１では、ポ
リシリコン膜５上に反射防止膜７を形成し、反射防止膜
７上にブロック膜８を形成して構成する場合について説
明したが、本発明はこれのみに限定されるものではな
く、ポリシリコン膜５上にブロック膜８を形成した後、
ブロック膜８上に反射防止膜７を形成して構成する場合
であってもよく、この場合も、上記実施例１と同様の効
果を得ることができる。 （実施例２）次に、図７，８は本発明に係る実施例２の
半導体装置の製造方法を示す図である。
【００３３】まず、ＬＯＣＯＳ法等によりＳｉ基板３１
を選択的に熱酸化してフィールド酸化膜３２を形成した
後、ＣＶＤ法等により全面に不純物をドープしたゲート
材料となるポリシリコン膜３３を形成する（図７
（ａ））。ポリシリコン膜３３への不純物の導入は、前
述の如く成膜時に行ってもよいが、成膜後にイオン注入
等により行ってもよい。
を選択的に熱酸化してフィールド酸化膜３２を形成した
後、ＣＶＤ法等により全面に不純物をドープしたゲート
材料となるポリシリコン膜３３を形成する（図７
（ａ））。ポリシリコン膜３３への不純物の導入は、前
述の如く成膜時に行ってもよいが、成膜後にイオン注入
等により行ってもよい。
【００３４】次に、ＣＶＤ法等によりシリコン酸化膜３
４を形成し、ＲＩＥ等によりシリコン酸化膜３４を所定
領域に残すように選択的にエッチングした後、ＣＶＤ法
等により全面にパターン転写する時の光の反射を防止す
る反射防止と不純物を導入する時の不純物のゲート突き
抜けを防止する突き抜け防止（ブロック）を兼ねたＳｉ
Ｎ反射防止／ブロック膜３５を形成する（図７
（ｂ））。ここでは、平行平板型のプラズマＣＶＤ装置
を用い、ＲＦを１３．５６ＭＨｚとし、１５０Ｗ×直径
１５０ｍｍの円とし、基板温度を３５０℃とし、ＳｉＨ
4 ／ＮＨ3 比を０．４〜１．０とする。
４を形成し、ＲＩＥ等によりシリコン酸化膜３４を所定
領域に残すように選択的にエッチングした後、ＣＶＤ法
等により全面にパターン転写する時の光の反射を防止す
る反射防止と不純物を導入する時の不純物のゲート突き
抜けを防止する突き抜け防止（ブロック）を兼ねたＳｉ
Ｎ反射防止／ブロック膜３５を形成する（図７
（ｂ））。ここでは、平行平板型のプラズマＣＶＤ装置
を用い、ＲＦを１３．５６ＭＨｚとし、１５０Ｗ×直径
１５０ｍｍの円とし、基板温度を３５０℃とし、ＳｉＨ
4 ／ＮＨ3 比を０．４〜１．０とする。
【００３５】なお、プラズマは、１３．５６ＭＨｚ以外
のどの周波数を用いてもよい。また、熱ＣＶＤ，ＰＨＯ
ＴＯ−ＣＶＤで行ってもよく、この場合も、ガス比を変
えることにより組成比をコントロールすることができ
る。次に、ＲＩＥ等により反射防止／ブロック膜３５を
表面に付けた状態でＲＩＥ等により反射防止／ブロック
膜３５からポリシリコン膜３３までを選択的にエッチン
グしてゲート電極３３ａを形成する（図７（ｃ））。こ
の時、Ｓｉ基板３１の素子領域の部分では、反射防止／
ブロック膜３５及びゲート電極３３ａからなるパターン
が形成され、フィールド酸化膜３２上の部分では、反射
防止／ブロック膜３５及びゲート電極３３ａからなるパ
ターンと、反射防止／ブロック膜３５、シリコン酸化膜
３４及びゲート電極３３ａからなるパターンとが形成さ
れる。
のどの周波数を用いてもよい。また、熱ＣＶＤ，ＰＨＯ
ＴＯ−ＣＶＤで行ってもよく、この場合も、ガス比を変
えることにより組成比をコントロールすることができ
る。次に、ＲＩＥ等により反射防止／ブロック膜３５を
表面に付けた状態でＲＩＥ等により反射防止／ブロック
膜３５からポリシリコン膜３３までを選択的にエッチン
グしてゲート電極３３ａを形成する（図７（ｃ））。こ
の時、Ｓｉ基板３１の素子領域の部分では、反射防止／
ブロック膜３５及びゲート電極３３ａからなるパターン
が形成され、フィールド酸化膜３２上の部分では、反射
防止／ブロック膜３５及びゲート電極３３ａからなるパ
ターンと、反射防止／ブロック膜３５、シリコン酸化膜
３４及びゲート電極３３ａからなるパターンとが形成さ
れる。
【００３６】次に、上部に反射防止／ブロック膜３５を
形成したゲート電極３３ａをマスクとし、低ドーズ量で
Ｓｉ基板３１内に不純物をイオン注入して低濃度拡散層
３６を形成する。次いで、ＣＶＤ法等によりＳｉＯ2 膜
等を堆積した後、ＲＩＥ等によりＳｉＯ2 膜を異方性エ
ッチングしてゲート電極３３ａ側壁にサイドウォール３
７を形成する（図８（ａ））。
形成したゲート電極３３ａをマスクとし、低ドーズ量で
Ｓｉ基板３１内に不純物をイオン注入して低濃度拡散層
３６を形成する。次いで、ＣＶＤ法等によりＳｉＯ2 膜
等を堆積した後、ＲＩＥ等によりＳｉＯ2 膜を異方性エ
ッチングしてゲート電極３３ａ側壁にサイドウォール３
７を形成する（図８（ａ））。
【００３７】次に、上部に反射防止／ブロック膜３５を
形成したゲート電極３３ａ及びサイドウォール３７をマ
スクとし、高ドーズ量でＳｉ基板３１内に不純物をイオ
ン注入して高濃度拡散層３８を形成する（図８
（ｂ））。この時、低濃度拡散層３６と高濃度拡散層３
８からなるソース／ドレイン拡散層３９が形成される。
そして、１４０℃程度の燐酸ボイル等により反射防止／
ブロック膜３５をウェットエッチングして除去すること
により、図８（ｃ）に示すような構造の半導体装置を得
ることができる。このように、低温で燐酸ボイルでウェ
ット処理を行うと、Ｓｉ基板３１をエッチングすること
なく、ＳｉＮ反射防止／ブロック膜３５を選択性良くエ
ッチングすることができる。
形成したゲート電極３３ａ及びサイドウォール３７をマ
スクとし、高ドーズ量でＳｉ基板３１内に不純物をイオ
ン注入して高濃度拡散層３８を形成する（図８
（ｂ））。この時、低濃度拡散層３６と高濃度拡散層３
８からなるソース／ドレイン拡散層３９が形成される。
そして、１４０℃程度の燐酸ボイル等により反射防止／
ブロック膜３５をウェットエッチングして除去すること
により、図８（ｃ）に示すような構造の半導体装置を得
ることができる。このように、低温で燐酸ボイルでウェ
ット処理を行うと、Ｓｉ基板３１をエッチングすること
なく、ＳｉＮ反射防止／ブロック膜３５を選択性良くエ
ッチングすることができる。
【００３８】このように、本実施例では、ポリシリコン
膜３３上に配線パターンを転写する際の光の反射を防止
するとともに、不純物を導入する際の不純物の突き抜け
を防止するＳｉＮ反射防止／ブロック膜３５を形成して
構成したため、ポリシリコン膜３３上にＳｉＮ反射防止
／ブロック膜３５を形成した状態で、ゲート電極３３ａ
を形成するためのパターン転写工程と低濃度拡散層３６
及び高濃度拡散層３８の不純物導入工程の両方を終了し
た後、燐酸ボイル等によりＳｉＮからなる反射防止／ブ
ロック膜３５を除去することができる。
膜３３上に配線パターンを転写する際の光の反射を防止
するとともに、不純物を導入する際の不純物の突き抜け
を防止するＳｉＮ反射防止／ブロック膜３５を形成して
構成したため、ポリシリコン膜３３上にＳｉＮ反射防止
／ブロック膜３５を形成した状態で、ゲート電極３３ａ
を形成するためのパターン転写工程と低濃度拡散層３６
及び高濃度拡散層３８の不純物導入工程の両方を終了し
た後、燐酸ボイル等によりＳｉＮからなる反射防止／ブ
ロック膜３５を除去することができる。
【００３９】このため、従来の異なる材料からなる反射
防止膜とブロック膜を別々に除去して行う場合よりも、
工程数を低減することができる。本実施例は、ポリシリ
コン膜３３上にＳｉＮ反射防止／ブロック膜３５を形成
した状態でパターン転写するように構成したため、光の
反射による定在波を生じ難くして、良好な微細パターン
を形成することができる。
防止膜とブロック膜を別々に除去して行う場合よりも、
工程数を低減することができる。本実施例は、ポリシリ
コン膜３３上にＳｉＮ反射防止／ブロック膜３５を形成
した状態でパターン転写するように構成したため、光の
反射による定在波を生じ難くして、良好な微細パターン
を形成することができる。
【００４０】本実施例は、ポリシリコン膜３３上にＳｉ
Ｎ反射防止／ブロック膜３５を形成した状態で低濃度拡
散層３６及び高濃度拡散層３８を形成するための不純物
ドープを行うように構成したため、ゲート電極３３ａか
ら下地のＳｉ基板１内に不純物を突き抜けないように、
即ちゲート電極３３ａ下のＳｉ基板３１内の不純物濃度
を変えることなく、ソース／ドレイン部に不純物をドー
プすることができる。
Ｎ反射防止／ブロック膜３５を形成した状態で低濃度拡
散層３６及び高濃度拡散層３８を形成するための不純物
ドープを行うように構成したため、ゲート電極３３ａか
ら下地のＳｉ基板１内に不純物を突き抜けないように、
即ちゲート電極３３ａ下のＳｉ基板３１内の不純物濃度
を変えることなく、ソース／ドレイン部に不純物をドー
プすることができる。
【００４１】本実施例は、ＳｉＮ反射防止／ブロック膜
３５の膜厚を適切に選ぶことにより、ソース／ドレイン
部への不純物ドープ時の加速電圧を、ソース／ドレイン
部をシリサイド化しても、接合リークを起こさない加速
電圧を効率良く選択することができる。次に、上記実施
例１，２において、反射防止膜７と反射防止／ブロック
膜３５の反射防止膜としての好ましい吸収係数の範囲は
次のようになる。ここでは、全てエキシマを例示して説
明する。屈折率Ｎは下地に依存する。そこで、仮に、下
地をポリＳｉ（又はアモルファスＳｉ）とし、屈折率Ｎ
が１．８から２．５（λ＝０．２５ｎｍ）とすると、図
９〜図１２のＩ ≦０．３より吸収係数Ｋは０．３から
１．２程度（λ＝約０．２５ｎｍ）となる。
３５の膜厚を適切に選ぶことにより、ソース／ドレイン
部への不純物ドープ時の加速電圧を、ソース／ドレイン
部をシリサイド化しても、接合リークを起こさない加速
電圧を効率良く選択することができる。次に、上記実施
例１，２において、反射防止膜７と反射防止／ブロック
膜３５の反射防止膜としての好ましい吸収係数の範囲は
次のようになる。ここでは、全てエキシマを例示して説
明する。屈折率Ｎは下地に依存する。そこで、仮に、下
地をポリＳｉ（又はアモルファスＳｉ）とし、屈折率Ｎ
が１．８から２．５（λ＝０．２５ｎｍ）とすると、図
９〜図１２のＩ ≦０．３より吸収係数Ｋは０．３から
１．２程度（λ＝約０．２５ｎｍ）となる。
【００４２】次に、吸収係数Ｋを０．３から１．２程度
にするのを実現するには、ＳｉＨ4／ＮＨ3 比は、図１
３から０．４から０．７であり、この時のＳｉ／Ｎ比
は、図１４より０．９から１．３程度（データは、ＸＰ
Ｓ）となる。
にするのを実現するには、ＳｉＨ4／ＮＨ3 比は、図１
３から０．４から０．７であり、この時のＳｉ／Ｎ比
は、図１４より０．９から１．３程度（データは、ＸＰ
Ｓ）となる。
【００４３】
【発明の効果】本発明によれば、ブロック膜と反射防止
膜を同時に除去することができ、工程数を低減すること
ができるという効果がある。
膜を同時に除去することができ、工程数を低減すること
ができるという効果がある。
【図１】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図２】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図３】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図４】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図７】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図８】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図９】屈折率が１．６の時の吸収係数の等高線を示す
図である。
図である。
【図１０】屈折率が１．８の時の吸収係数の等高線を示
す図である。
す図である。
【図１１】屈折率が２．０の時の吸収係数の等高線を示
す図である。
す図である。
【図１２】屈折率が２．２の時の吸収係数の等高線を示
す図である。
す図である。
【図１３】ＳｉＨ4 ／ＮＨ3 組成比における吸収係数を
示す図である。
示す図である。
【図１４】ＳｉＨ4 ／ＮＨ3 組成比におけるＳｉ／Ｎ組
成比を示す図である。
成比を示す図である。
【図１５】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１６】従来の半導体装置の製造方法を示す図であ
る。
る。
１，３１ Ｓｉ基板
２ マスク
３，３２ フィールド酸化膜
４ ゲート酸化膜
５，３３ ポリシリコン膜
５ａ，３３ａ ゲート電極
６，１０，３４ シリコン酸化膜
７ 反射防止膜
８ ブロック膜
９，３６ 低濃度拡散層
１０ａ，３７ サイドウォール
１１，３８ 高濃度拡散層
１２，３９ ソース／ドレイン拡散層
１３ 高融点金属膜
１４ 金属シリサイド膜
１５ 層間絶縁膜
１６，２０ コンタクトホール
１７ 金属膜
１８ 配線層
１９ 絶縁膜
３５ 反射防止／ブロック膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/302 Ｊ
29/78 29/78 ３０１Ｌ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (6)
- 【請求項１】基板（１）上に導電性膜（５）を形成する
工程と、 次いで、導電性膜（５）上に配線パターンを転写する際
の光の反射を防止する吸収係数が大きい窒化シリコンか
らなる反射防止膜（７）と不純物を導入する際の不純物
の突き抜けを防止する該反射防止膜（７）よりも吸収係
数が小さい窒化シリコンからなるブロック膜（８）とを
上層、下層のいずれかに形成する工程と、 次いで、該反射防止膜（７）、該ブロック膜（８）及び
該導電性膜（５）をパターン転写した後、選択的にエッ
チングする工程と、 次いで、該反射防止膜（７）、該ブロック膜（８）及び
該導電性膜（５）をマスクとして該基板（１）内に不純
物を導入する工程と、 次いで、該反射防止膜（７）及び該ブロック膜（８）を
除去する工程と、 次いで、該反射防止膜（７）を除去した導電性膜（５）
の部分にサリサイド又は選択的に導体を析出させる工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記不純物を導入した後、全面に絶縁膜
（１０）を形成し、該絶縁膜（１０）を異方性エッチン
グして該反射防止膜（７）、該ブロック膜（８）及び該
導電性膜（５）側壁にサイドウォール（１０ａ）を形成
し、該反射防止膜（７）、該ブロック膜（８）、該導電
性膜（５）及び該サイドウォール（１０ａ）をマスクし
て、前記不純物を導入した時のドーズ量よりも高ドーズ
量で前記基板（１）内に不純物を導入することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】前記反射防止膜（７）及び前記ブロック膜
（８）の除去は、燐酸ボイルによるウェットエッチング
により行うことを特徴とする請求項１，２記載の半導体
装置の製造方法。 - 【請求項４】基板（３１）上に導電性膜（３３）を形成
する工程と、次いで、導電性膜（３３）上に配線パター
ンを転写する際の光の反射を防止するための吸収係数を
０.３から１.２までの範囲とするとともに、不純物を導
入する際の不純物の突き抜けを防止する窒化シリコンか
らなる反射防止／ブロック膜（３５）を形成する工程
と、次いで、該反射防止／ブロック膜（３５）及び該導
電性膜（３３）をパターン転写する工程と、次いで、該
反射防止／ブロック膜（３５）及び該導電性膜（３３）
をマスクとして該基板（３１）内に不純物を導入する工
程と、次いで、該反射防止／ブロック膜（３５）を除去
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】前記不純物を導入した後、全面に絶縁膜を
形成し、該絶縁膜を異方性エッチングして該反射防止／
ブロック膜（３５）及び該導電性膜（３３）側壁にサイ
ドウォール（３７）を形成し、該反射防止／ブロック膜
（３５）、該導電性膜（３３）及び該サイドウォール
（３７）をマスクして、前記不純物を導入した時のドー
ズ量よりも高ドーズ量で前記基板（３１）内に不純物を
導入することを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項６】前記反射防止／ブロック膜（３５）の除去
は、燐酸ボイルによるウェットエッチングにより行うこ
とを特徴とする請求項４，５記載の半導体装置の製造方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745795A JP3403850B2 (ja) | 1995-04-03 | 1995-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745795A JP3403850B2 (ja) | 1995-04-03 | 1995-04-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274325A JPH08274325A (ja) | 1996-10-18 |
| JP3403850B2 true JP3403850B2 (ja) | 2003-05-06 |
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ID=13634547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP07745795A Expired - Lifetime JP3403850B2 (ja) | 1995-04-03 | 1995-04-03 | 半導体装置の製造方法 |
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| JP (1) | JP3403850B2 (ja) |
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-
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- 1995-04-03 JP JP07745795A patent/JP3403850B2/ja not_active Expired - Lifetime
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| JPH08274325A (ja) | 1996-10-18 |
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