JPH0620079B2 - 高融点金属シリサイド層を形成する方法 - Google Patents

高融点金属シリサイド層を形成する方法

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造に使われる方法に関する。更に
具体的に言えば、本発明は集積回路の相異なる部分に最
適の厚さを持つＴｉＳｉ２の様な高融点金属シリサイド
層を設ける方法に関する。
従来の技術及び問題点 シリコン及び多結晶シリコン区域の導電率を高める為の
ＴｉＳｉ２を使うことは従来周知である。第１図の電界
効果トランジスタ１０がＴｉＳｉ２層６，７，８を含ん
でおり、これらがゲート４、ソース２及びドレイン３の
導電率をそれぞれ高める。ＴｉＳｉ２層６，７，８は直
接反応方法を用いて形成される。この方法は、トランジ
スタ１０の表面にチタン層をデポジツトし、トランジス
タ１０をベーキングして、このチタン層をチタン層と接
触しているシリコン及びポリシリコン区域と反応させ
る。この後、反応しなかつたチタンを除去する。
この簡単な直接反応方法は、超大規模集積回路（ＶＬＳ
Ｉ）を製造するのに使う際、ポリシリコン層と基板のド
ープ区域の両方にＴｉＳｉ２層を形成するのに使う時、
重大な制約がある。超大規模集積回路（ＶＬＳＩ）で
は、一般的にドープ領域の深さは約０．２ミクロンであ
る。この為、集積回路の表面にデボジツトするチタン層
は約０．１ミクロンに制限しなければならない。これは
反応するチタンがドープ領域の中に拡散し、０．１ミク
ロンのチタンが深さ約０．１５ミクロンのＴｉＳｉ２層
を生ずるからである。これにより厚いチタン層を使う場
合、２珪化チタン層がドープ領域を通つて基板まで拡散
し（パンチスルー）、この為ドープ領域から基板への過
大な洩れ電流を生ずる。然し、多結晶シリコン層のシー
ト抵抗を最小値（即ち、１オーム／スクエア未満）に減
少するＴｉＳｉ２層を設ける為には、チタンが少なくと
も０．１５ミクロンのＴｉＳｉ２層が必要である。この
為、従来の直接反応方法を使うと、超大規模集積回路で
多結晶シリコン層のシート抵抗を最小限に抑える様なＴ
ｉＳｉ２層を多結晶シリコン領域に設けることが出来な
い。
問題点を解決する為の手段及び作用 本発明の方法を使うと、高融点金属シリサイド層を形成
する領域のシート抵抗を最適に減少する様な相異なる厚
さを持つ、ＴｉＳｉ２の様な高融点金属シリサイド層を
持つ集積回路を製造することが出来る。本発明の１実施
例では、ポリシリコン・ゲートを持つ電界効果トランジ
スタを製造して、シート抵抗を最適の形で最小にすると
共に、パンチスルー リーケージ（punch - through le
akage ）問題を避けるのに適切な厚さを持つＴｉＳｉ２
層を有するソース及びドレイン領域を提供する。
実施例 第２ａ図乃至第２ｈ図は、電界効果トランジスタを製造
する為に使われる本発明の好ましい実施例の処理工程を
示す断面図である。周知の技術を用いて、フイールド酸
化物領域２６，２７を成長させる。シリコン基板２０の
上に、約３０分間９００℃の温度での熱酸化により、２
５０Åの厚さを持つ２酸化シリコン層を形成する。２酸
化シリコン２１の表面の上に、７００℃の温度で約３０
分間、低圧化学気相成長法（ＬＰＣＶＤ）によつて、約
４０００Åの厚さを持つ多結晶層をデポジツトする。多
結晶シリコン層２２の表面の上に、７００℃の温度で約
５分間ＬＰＣＶＤにより、約１５０Åの厚さを持つ窒化
シリコン層２３をデポジツトする。周知のフオトリソグ
ラフイ技術を用いて、窒化シリコン層２３及び多結晶シ
リコン層２２のパターンを定めて、第２ｂ図に示す構造
を作る。１０14イオン／cm2 の密度で６０キロエレクト
ロンボルトのエネルギを持つ砒素イオンのイオン打込み
を２酸化シリコン層２１を介して行なうことにより、ド
ープ領域２４，２５を形成する。次に９００℃の温度で
約２０分間、このイオン打込みをドライブ・インしてア
ニールする。第２ｃ図の２酸化シリコンの側壁区域２８
を、約１０分間、９００℃の温度で酸素雰囲気の中で熱
成長させる。この熱酸化工程は、２酸化シリコン層２１
の厚さをも増加させる。２酸化シリコン層２１の厚さが
増加することが重要である。これは、２５０Åの２酸化
シリコン層では、（後で説明する）多結晶シリコン・ゲ
ート２２内にチタンシリサイド層を形成する工程の間、
ドープ領域２４，２５にチタンシリサイドが形成される
のを防止するのに不十分であるからである。然し、本発
明のこゝで説明している実施例で形成される電界効果ト
ランジスタが正しく動作する様にする為には、２酸化シ
リコン層２１は多結晶シリコン・ゲート２２の下では十
分に薄くしなければならない。
周知の技術を用いて窒化シリコン層２３を除去し、約
０．１５ミクロンの厚さになるまで、スパツタリングに
よつてチタン層２９をデポジツトし、第２ｄ図に示す構
造を作る。チタン層２９は厚さが０．１５乃至０．２ミ
クロンであることが好ましい。この量のチタンは、ポリ
シリコン層２２と反応した時、ポリシリコン層２２のシ
ート抵抗を１オーム／スクエア未満にする。約３０分
間、約６７５℃の温度で焼成（ベーキング）することに
より、チタン層２９が多結晶シリコン層２２と反応す
る。チタン層２９が多結晶シリコン層２２と反応してＴ
ｉＳｉ２を形成し、多結晶シリコン層２２だけと反応す
る。これは、基板２０に形成された集積回路の他の全て
の区域は、チタン層２９と反応しない２酸化シリコンに
よつて覆われているからである。この後、過酸化水素及
び硫酸の混合物を用いて、反応しなかつたチタンを除去
する。その結果は第２ｅ図に示すＴｉＳｉ２層３０にな
る。
第２ｆ図の酸化物層３１は低圧化学気相成長法を用いて
形成される。２酸化シリコン層３１及び２酸化シリコン
層２１が高度に異方性のプラズマ・エツチによつてエツ
チされる。８０キロエレクトロンボルトのエネルギで５
×１０15イオン／cm2 の密度で、砒素イオンを打込むこ
とにより、ソース領域３４およびドレイン領域３５が形
成され、約１０分間９７５℃の温度でドライブ・インす
る。
本実施例で説明した方法は、Ｐチヤンネル形電界効果ト
ランジスタの中に階段形の輪郭を持つソース及びドレイ
ン区域を作るが、これは好ましい高電圧特性を持つ。こ
れまで説明した実施例では、電界効果トランジスタが階
段形のソース及びドレイン領域を持つが、本発明の範囲
が、階段形のソースおよびドレイン領域を持つ電界効果
トランジスタは勿論として、電界効果トランジスタに制
限されないことは明らかである。
次に、第２ｇ図の構造の表面の上に厚さ約０．１ミクロ
ンのＴｉ層（図面に示してない）をデポジツトし、約３
０分間、６７５℃の温度で、ソース領域３４、ドレイン
領域３５及び多結晶シリコン・ゲート２２と反応させ
て、第２ｈ図に示す様に、ＴｉＳｉ２領域３６，３７を
作ると共に、ＴｉＳｉ２領域３０の厚さを厚くする。２
酸化シリコンの側壁領域２８，３２，３３によつて構成
された厚い側壁が、ＴｉＳｉ２領域３０とＴｉＳｉ２３
７の間、またはＴｉＳｉ２領域３０とＴｉＳｉ２領域３
６の間に、ＴｉＳｉ２導体が形成されるのを防止する。
更に、係属の米国特許出願通し番号第４９２，０６９号
に記載された方法を使うことにより、この様な導体が形
成されるのを防止する。ＴｉＳｉ２領域３６，３７は、
厚さ約０．１ミクロンのチタン層から形成することが好
ましく、こうしてＴｉＳｉ２層３６，３７がソース領域
３４及びドレイン領域３５を介してそれぞれ基板２０に
パンチスルーすることを防止する。
本発明の特定の実施例を明細書で説明したが、これが本
発明の範囲を制約するものと解してはならない。本明細
書の内容から、当業者には本発明のこの他の実施例が考
えられよう。
本発明の実施態様は次の通りである。
(1) 第１の領域に於ける高融点金属シリサイド層の厚
さが第２の領域に於ける高融点金属シリサイド層の厚さ
とは異なるように、集積回路の２つの領域に高融点金属
シリサイド層を形成する方法に於て、前記第１の領域の
上に第１の２酸化シリコン層を形成し、該第１の２酸化
シリコン層の上に前記第２の領域を形成し、該第２の領
域の上に窒化シリコン層を形成し、前記第２の領域及び
前記窒化シリコン層を同じパターンに定めて、その表面
に窒化シリコン層を持つパターンを定めた第２の領域を
作り、該パターンを定めた第２の領域の露出した側壁の
上に第２の２酸化シリコン層を形成し、前記第１の２酸
化シリコン層の内、前記パターンを定めた第２の層によ
つて覆われていない部分の厚さを増加し、前記パターン
を定めた窒化シリコン層を除去し、前記集積回路の上に
第１の高融点金属層を形成し、前記集積回路をベーキン
グして、前記高融点金属層を前記パターンを定めた第２
の領域の表面と反応させて高融点金属シリサイドを形成
し、前記高融点金属層の内の反応しなかつた部分を除去
し、前記パターンを定めた第２の領域の側壁の上、並び
に前記第１の領域の内、高融点金属シリサイド層を受け
ない区域の上に２酸化シリコンが残る様に、前記第１の
２酸化シリコン層の一部分を除去し、前記集積回路の上
に第２の高融点金属層を形成し、前記集積回路をベーキ
ングして、前記第２の高融点金属層を前記第１の領域及
び第２の領域の内、第１の２酸化シリコン層の残りの部
分並びに第１の２酸化シリコン層によつて覆われていな
い区域と反応させ、前記第２の高融点金属層の反応しな
かつた部分を除去する工程を含む方法。
(2) 第１項に記載した方法に於て、前記高融点金属が
チタンである方法。
(3) 第１項に記載した方法に於て、前記第２の２酸化
シリコン層が熱酸化によつて形成される方法。
(4) 第１項に記載した方法に於て、第１の高融点金属
層がスパツタリングによつてデポジツトされる方法。
(5) 第１項に記載した方法に於て、第２の高融点金属
層がスパツタリングによつてデポジツトされる方法。
(6) 多結晶シリコン層に於ける高融点金属シリサイド
層の厚さが基板に於ける高融点金属シリサイド層の厚さ
と異なる様に、集積回路の多結晶シリコン層及び基板の
両方に高融点金属シリサイド層を形成する方法に於て、
前記基板の上に第１の２酸化シリコン層を形成し、該第
１の２酸化シリコン層の上に多結晶シリコン層を形成
し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に窒化シリコン層を持つパタ
ーンを定めた多結晶シリコン層を作り、該パターンを定
めた多結晶シリコン層の露出した側壁の上に第２の２酸
化シリコン層を形成し、前記第１の２酸化シリコン層の
内、前記パターンを定めた多結晶シリコン層によつて覆
われていない部分の厚さを増加し、前記パターンを定め
た窒化シリコン層を除去し、前記集積回路の上に第１の
高融点金属層を形成し、前記集積回路をベーキングし
て、前記高融点金属層を前記パターンを定めた多結晶シ
リコン層の表面と反応させて高融点金属シリサイドを形
成し、前記高融点金属層の反応しなかつた部分を除去
し、前記パターンを定めた多結晶シリコン層の側壁の
上、並びに前記集積回路の内、高融点金属シリサイド層
を受けつけない区域の上に２酸化シリコンが残る様に、
前記第１の２酸化シリコン層の一部分を除去し、前記集
積回路の上に第２の高融点金属層を形成し、前記集積回
路をベーキングして、前記基板及び多結晶シリコンの
内、第１の２酸化シリコン層及び前記第１の２酸化シリ
コン層の残りの部分によつて覆われていない区域と前記
第２の高融点金属層とを反応させ、該第２の高融点金属
層の反応しなかつた部分を除去する工程を含む方法。
(7) 第６項に記載した方法に於て、前記高融点金属が
チタンである方法。
(8) 第６項に記載した方法に於て、前記第２の２酸化
シリコン層が熱酸化によつて形成される方法。
(9) 第６項に記載した方法に於て、前記第１の高融点
金属層がスパツタリングによつてデポジツトされる方
法。
(10) 第６項に記載した方法に於て、前記第２の高融点
金属層がスパツタリングによつてデポジツトされる方
法。
(11) 多結晶シリコン層に於ける高融点金属シリサイド
層の厚さが基板に於ける高融点金属シリサイド層の厚さ
と異なるように、集積回路の多結晶シリコン層と基板の
両方に高融点金属シリサイド層を形成する方法に於て、
前記基板の上に第１の２酸化シリコン層を形成し、該第
１の２酸化シリコン層の上に多結晶シリコン層を形成
し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に、窒化シリコン層を持つパ
ターンを定めた多結晶シリコン層を作り、該パターンを
定めた多結晶シリコン層の露出した側壁の上に第２の２
酸化シリコン層を形成し、前記パターンを定めた窒化シ
リコン層を除去し、前記集積回路の上に第１の高融点金
属層を形成し、前記集積回路をベーキングして、前記高
融点金属層を前記パターンを定めた多結晶シリコン層の
表面と反応させて高融点金属シリサイドを形成し、該高
融点金属層の反応しなかつた部分を除去し、前記集積回
路の上に第３の２酸化シリコン層を形成し、前記パター
ンを定めた多結晶シリコン層の側壁の上、並びに前記集
積回路の内、高融点金属シリサイド層を受けつけない区
域の上に２酸化シリコンが残る様に、前記第３の２酸化
シリコン層及び前記第１の２酸化シリコン層の一部分を
除去し、前記集積回路の上に第２の高融点金属層を形成
し、前記集積回路をベーキングして、前記基板及び多結
晶シリコンの内、前記第３の２酸化シリコン層及び前記
第１の２酸化シリコン層の残りの部分によつて覆われて
いない区域と前記第２の高融点金属層とを反応させ、該
第２の高融点金属層の反応しなかつた部分を除去する工
程を含む方法。
(12) 第１１項に記載した方法に於て、前記高融点金属
がチタンである方法。
(13) 第１１項に記載した方法に於て、前記第３の２酸
化シリコン層が低圧化学気相成長によつてデポジツトさ
れる方法。
(14) 第１１項に記載した方法に於て、前記第１の高融
点金属層がスパツタリングによつてデポジツトされる方
法。
(15) 第１１項に記載した方法に於て、前記第２の高融
点金属層がスパツタリングによつてデポジツトされる方
法。
(16) 第１１項に記載した方法に於て、前記第２の２酸
化シリコン層が熱酸化によつて形成される方法。
(17) 多結晶シリコン・ゲートに於ける高融点金属シリ
サイド層の厚さがソース及びドレイン領域に於ける高融
点金属シリサイド層の厚さとは異なるように、電界効果
トランジスタの多結晶シリコン・ゲートとソース及びド
レイン領域との両方に高融点金属シリサイド層を形成す
る方法に於て、基板の上に第１の２酸化シリコン層を形
成し、該第１の２酸化シリコン層の上に多結晶シリコン
層を形成し、該多結晶シリコン層の上に窒化シリコン層
を形成し、前記多結晶シリコン層及び窒化シリコン層を
同じパターンに定めて、その表面に窒化シリコン層を持
つ多結晶シリコンのパターンを定めたゲートを作り、該
多結晶シリコンのパターンを定めたゲートの露出した側
壁の上に第２の２酸化シリコン層を形成し、前記電界効
果トランジスタをその中に作る前記基板の区域を取囲む
フイールド酸化物を形成し、前記パターンを定めた窒化
シリコン層を除去し、前記電界効果トランジスタの上に
第１の高融点金属層を形成し、前記電界効果トランジス
タをベーキングして、前記高融点金属層を前記パターン
をつけられた多結晶シリコンの表面と反応させて高融点
金属シリサイドを形成し、前記高融点金属層の反応しな
かつた部分を除去し、前記パターンを定めた多結晶シリ
コン層の側壁の上、並びに電界効果トランジスタの内、
高融点金属シリサイド層を受けつけない区域の上に２酸
化シリコンが残る様に、前記第１及び第２の２酸化シリ
コン層の一部分を除去し、前記基板にドープ剤イオンを
打込んでドライブ・インして前記ソース及びドレイン領
域を形成し、集積回路の内に第２の高融点金属層を形成
し、該電界効果トランジスタをベーキングして、前記第
２の高融点金属層を前記ゲート、ソース及びドレイン領
域と反応させ、前記第２の金属層の残りの部分を除去す
る工程を含む方法。
(18) 第１７項に記載した方法に於て、前記第１の高融
点金属層がスパツタリングによつてデポジツトされる方
法。
【図面の簡単な説明】
第１図は単純な直接反応方法によつて形成されたＴｉＳ
ｉ２層をそのゲート、ソース及びドレインに持つ従来の
電界効果トランジスタの断面図、第２ａ図乃至第２ｈ図
は本発明の１実施例の処理工程を示す断面図である。 主な符号の説明 ２０：シリコン基板 ２１：２酸化シリコン層 ２２：多結晶シリコン層 ２３：窒化シリコン層 ２４，２５：ドープ領域 ２８：側壁２酸化シリコン区域 ２９：チタン層 ３０：チタンシリサイド層 ３１：２酸化シリコン層 ３６，３７：チタンシリサイド領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】基板における高融点金属シリサイド層の厚
    さが多結晶シリコン層における高融点金属シリサイド層
    の厚さとは異なるように、集積回路の前記基板と前記多
    結晶シリコン層に高融点金属シリサイド層を形成する方
    法において、前記基板の上に第１の２酸化シリコン層を
    形成し、該第１の２酸化シリコン層の上に前記多結晶シ
    リコン層を形成し、該多結晶シリコン層の上に窒化シリ
    コン層を形成し、前記多結晶シリコン層および前記窒化
    シリコン層を同じパターンに定めて、その表面に窒化シ
    リコン層を持つパターンを定めた多結晶シリコン層を作
    り、該パターンを定めた多結晶シリコン層の露出した側
    壁の上に第２の２酸化シリコン層を形成し、前記第１の
    ２酸化シリコン層のうち、前記パターンを定めた多結晶
    シリコン層によって覆われていない部分の厚さを増加
    し、前記パターンを定めた窒化シリコン層を除去し、前
    記集積回路の上に第１の高融点金属層を形成し、前記集
    積回路を加熱して、前記高融点金属層を前記パターンを
    定めた多結晶シリコン層の表面と反応させて高融点金属
    シリサイド層を形成し、前記高融点金属層のうちの反応
    しなかった前記第１の高融点金属層を除去し、前記基板
    の部分が露出するように前記第１の２酸化シリコン層を
    異方性エッチングし、前記集積回路の上に第２の高融点
    金属層を形成し、前記集積回路を加熱して、前記第２の
    高融点金属層を前記基板の露出領域と前記多結晶シリコ
    ン層の露出領域とに反応させ、前記第２の高融点金属層
    の反応しなかった部分を除去する工程を含む方法。
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US676686 1991-03-28

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028554A (en) * 1986-07-03 1991-07-02 Oki Electric Industry Co., Ltd. Process of fabricating an MIS FET
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US4933994A (en) * 1987-06-11 1990-06-19 General Electric Company Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide
US4755478A (en) * 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US4877755A (en) * 1988-05-31 1989-10-31 Texas Instruments Incorporated Method of forming silicides having different thicknesses
JPH0666329B2 (ja) * 1988-06-30 1994-08-24 株式会社東芝 半導体装置の製造方法
US5006476A (en) * 1988-09-07 1991-04-09 North American Philips Corp., Signetics Division Transistor manufacturing process using three-step base doping
US5217924A (en) * 1989-05-12 1993-06-08 Texas Instruments Incorporated Method for forming shallow junctions with a low resistivity silicide layer
US5288666A (en) * 1990-03-21 1994-02-22 Ncr Corporation Process for forming self-aligned titanium silicide by heating in an oxygen rich environment
JP2934325B2 (ja) * 1990-05-02 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5283449A (en) * 1990-08-09 1994-02-01 Nec Corporation Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
JPH07135317A (ja) * 1993-04-22 1995-05-23 Texas Instr Inc <Ti> 自己整合型シリサイドゲート
US5322809A (en) * 1993-05-11 1994-06-21 Texas Instruments Incorporated Self-aligned silicide process
US5474619A (en) * 1994-05-04 1995-12-12 The United States Of America As Represented By The Secretary Of Commerce Thin film high temperature silicide thermocouples
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
TW320744B (en) * 1997-01-15 1997-11-21 Winbond Electronics Corp Manufacturing method of self-aligned salicide
TW329553B (en) * 1997-02-04 1998-04-11 Winbond Electronics Corp The semiconductor manufacturing process for two-step salicide
US5899721A (en) * 1998-03-09 1999-05-04 Advanced Micro Devices, Inc. Method of based spacer formation for ultra-small sapcer geometries
US6630721B1 (en) * 2000-05-16 2003-10-07 Advanced Micro Devices, Inc. Polysilicon sidewall with silicide formation to produce high performance MOSFETS
US6514859B1 (en) 2000-12-08 2003-02-04 Advanced Micro Devices, Inc. Method of salicide formation with a double gate silicide
US6387786B1 (en) * 2000-12-08 2002-05-14 Advanced Micro Devices Method of salicide formation by siliciding a gate area prior to siliciding a source and drain area
US6399467B1 (en) * 2000-12-08 2002-06-04 Advanced Micro Devices Method of salicide formation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3274670A (en) * 1965-03-18 1966-09-27 Bell Telephone Labor Inc Semiconductor contact
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen

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