JP3435943B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば高度に微細
化・集積化された半導体装置およびその製造方法に係
り、特に、微細集積化が進行したＤＲＡＭやＳＲＡＭ等
のメモリー素子や、ＡＳＩＣ等の集積半導体回路の製造
に適用することができる半導体装置およびその製造方法
に関する。
化・集積化された半導体装置およびその製造方法に係
り、特に、微細集積化が進行したＤＲＡＭやＳＲＡＭ等
のメモリー素子や、ＡＳＩＣ等の集積半導体回路の製造
に適用することができる半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化、微細
化に伴い、ゲート電極と拡散層（ソース／ドレイン）上
へのコンタクトホールとの距離もそれ以前に比べ格段に
縮小されつつある。そして、このような縮小化に伴い、
ＬＤＤ（Lightly Doped Drain）構造の場合では、コン
タクホール形成の際のフォトレジストパターンの合わせ
ずれを考慮すると、ゲート電極の側部に形成されるサイ
ドウォールスペーサにコンタクトホールが掛かってしま
うことが多くなっている。ところで、ゲート電極と拡散
層上のコンタクトとの間においてはその耐圧確保が重要
であることから、ゲート電極と前記コンタクトとの間に
十分な厚さの絶縁膜を残す必要がある。しかし、前述し
たようにコンタクトホールがサイドウォールスペーサに
掛かってしまうと、前記の耐圧確保が困難になってしま
う。
化に伴い、ゲート電極と拡散層（ソース／ドレイン）上
へのコンタクトホールとの距離もそれ以前に比べ格段に
縮小されつつある。そして、このような縮小化に伴い、
ＬＤＤ（Lightly Doped Drain）構造の場合では、コン
タクホール形成の際のフォトレジストパターンの合わせ
ずれを考慮すると、ゲート電極の側部に形成されるサイ
ドウォールスペーサにコンタクトホールが掛かってしま
うことが多くなっている。ところで、ゲート電極と拡散
層上のコンタクトとの間においてはその耐圧確保が重要
であることから、ゲート電極と前記コンタクトとの間に
十分な厚さの絶縁膜を残す必要がある。しかし、前述し
たようにコンタクトホールがサイドウォールスペーサに
掛かってしまうと、前記の耐圧確保が困難になってしま
う。
【０００３】このような背景から、ＳｉＯ2 とエッチン
グ選択比がとれるＳｉ3 Ｎ4 をＬＤＤサイドウォールス
ペーサに用い、ＬＤＤサイドウォールスペーサの膜厚で
耐圧を確保する構造が提案されている。このような構造
を形成するには、例えば図３（a）〜（ｄ）に示す方法
が採られる。すなわち、まず、図３（a）に示すように
シリコン基板１上に従来公知の手法によってゲート酸化
膜２、ポリシリコンとタングステンシリサイドとからな
るポリサイド構造のゲート電極３、オフセット酸化膜４
を形成し、さらにこれらの側部にＳｉ3 Ｎ4 からなるサ
イドウォールスペーサ５を形成するとともに、イオン注
入等によってソース／ドレイン領域（図示略）を形成す
る。次に、図３（ｂ）に示すようにこれらを覆ってシリ
コン基板１上にＢＰＳＧ（ホウ素リンシリケートガラ
ス）等からなる層間絶縁膜６を堆積形成し、さらにその
上にフォトレジスト層７を形成した後これをパターニン
グする。このとき、前述したように微細化・高集積化、
およびフォトレジストパターンの合わせずれにより、図
３（ｂ）に示したように該フォトレジストの開口パター
ン７ａがサイドウォールスペーサ５の上にかかった状態
に形成されることがある。
グ選択比がとれるＳｉ3 Ｎ4 をＬＤＤサイドウォールス
ペーサに用い、ＬＤＤサイドウォールスペーサの膜厚で
耐圧を確保する構造が提案されている。このような構造
を形成するには、例えば図３（a）〜（ｄ）に示す方法
が採られる。すなわち、まず、図３（a）に示すように
シリコン基板１上に従来公知の手法によってゲート酸化
膜２、ポリシリコンとタングステンシリサイドとからな
るポリサイド構造のゲート電極３、オフセット酸化膜４
を形成し、さらにこれらの側部にＳｉ3 Ｎ4 からなるサ
イドウォールスペーサ５を形成するとともに、イオン注
入等によってソース／ドレイン領域（図示略）を形成す
る。次に、図３（ｂ）に示すようにこれらを覆ってシリ
コン基板１上にＢＰＳＧ（ホウ素リンシリケートガラ
ス）等からなる層間絶縁膜６を堆積形成し、さらにその
上にフォトレジスト層７を形成した後これをパターニン
グする。このとき、前述したように微細化・高集積化、
およびフォトレジストパターンの合わせずれにより、図
３（ｂ）に示したように該フォトレジストの開口パター
ン７ａがサイドウォールスペーサ５の上にかかった状態
に形成されることがある。
【０００４】そして、図３（ｃ）に示すようにパターン
ニグしたフォトレジスト層７をマスクにして層問絶縁膜
６をエッチングし、コンタクトホール８を形成する。す
ると、本来Ｓｉ3 Ｎ4 はＳｉＯ2 に対してエッチング選
択比がとれるはずであるものの、サイドウォールスペー
サ５形成の際のＲＩＥ（反応性イオンエッチング）によ
るダメージや、このＲＩＥに先立ってＳｉ3 Ｎ4 膜をＬ
ＰＣＶＤ法等で形成した際、ゲート酸化膜２、ゲート電
極３、オフセット酸化膜４からなるゲート部の側壁部に
堆積した部分の膜質が疎になることなどにより、十分な
選択比が得られず、これによってコンタクトホール８
は、図３（ｃ）に示したようにサイドウォールスペーサ
５の外側を削った状態に形成されたものとなる。その
後、図３（ｄ）に示すようにこのコンタクトホール８内
にタングステンからなるコンタクト９を埋め込み、さら
にこれに接続するアルミ配線１０を形成する。
ニグしたフォトレジスト層７をマスクにして層問絶縁膜
６をエッチングし、コンタクトホール８を形成する。す
ると、本来Ｓｉ3 Ｎ4 はＳｉＯ2 に対してエッチング選
択比がとれるはずであるものの、サイドウォールスペー
サ５形成の際のＲＩＥ（反応性イオンエッチング）によ
るダメージや、このＲＩＥに先立ってＳｉ3 Ｎ4 膜をＬ
ＰＣＶＤ法等で形成した際、ゲート酸化膜２、ゲート電
極３、オフセット酸化膜４からなるゲート部の側壁部に
堆積した部分の膜質が疎になることなどにより、十分な
選択比が得られず、これによってコンタクトホール８
は、図３（ｃ）に示したようにサイドウォールスペーサ
５の外側を削った状態に形成されたものとなる。その
後、図３（ｄ）に示すようにこのコンタクトホール８内
にタングステンからなるコンタクト９を埋め込み、さら
にこれに接続するアルミ配線１０を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、図３
（ｄ）に示した構造にあっては、サイドウォールスペー
サ５をＳｉ3 Ｎ4 によって形成したにもかかわらず、結
果的には層間絶縁膜（ＳｉＯ2 ）６との間で十分な選択
比がとれずにコンタクホール８がサイドウォールスペー
サ５を削った状態に形成されてしまうことから、ゲート
電極３と拡散層（ソ−ス／ドレイン）上のコンタクト９
との間の絶縁膜（サイドウォールスペーサ５）の厚さが
薄くなってしまい、やはり耐圧が確保できなくなってし
まう。
（ｄ）に示した構造にあっては、サイドウォールスペー
サ５をＳｉ3 Ｎ4 によって形成したにもかかわらず、結
果的には層間絶縁膜（ＳｉＯ2 ）６との間で十分な選択
比がとれずにコンタクホール８がサイドウォールスペー
サ５を削った状態に形成されてしまうことから、ゲート
電極３と拡散層（ソ−ス／ドレイン）上のコンタクト９
との間の絶縁膜（サイドウォールスペーサ５）の厚さが
薄くなってしまい、やはり耐圧が確保できなくなってし
まう。
【０００６】また、例えサイドウォールスペーサ５と層
間絶縁膜６との間で十分に高い選択比を得ることがで
き、したがって図４に示すようにサイドウォールスペー
サ５が削られることなくコンタクトホール１１が形成さ
れたとしても、実際のコンタクト１２と拡散層（ソース
／ドレイン）との接触面積はフォトレジストで開口され
たＡより小さいＢとなるため、コンタクト抵抗が増大し
てデバイス動作速度の低下を招いてしまう。
間絶縁膜６との間で十分に高い選択比を得ることがで
き、したがって図４に示すようにサイドウォールスペー
サ５が削られることなくコンタクトホール１１が形成さ
れたとしても、実際のコンタクト１２と拡散層（ソース
／ドレイン）との接触面積はフォトレジストで開口され
たＡより小さいＢとなるため、コンタクト抵抗が増大し
てデバイス動作速度の低下を招いてしまう。
【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、デバイス動作速度の低下
を招くことなく、集積度向上を図ることのできる半導体
装置の製造方法を提供することにある。
で、その目的とするところは、デバイス動作速度の低下
を招くことなく、集積度向上を図ることのできる半導体
装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、シリコン基体の上にゲート酸化膜、ゲート
電極、オフセット酸化膜からなるゲート部を形成する工
程と、前記ゲート部の側壁部にＳｉ3 Ｎ4 からなるサイ
ドウォールスペーサを形成する工程と、シリコン基体表
層部に不純物拡散層を形成する工程と、前記ゲート部お
よびサイドウォールスペーサを覆ってシリコン基体上に
層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記
サイドウォールスペーサに接して位置するようにして、
前記不純物拡散層に到達するコンタクトホールをエッチ
ングにより形成する工程とを備え、前記層間絶縁膜を形
成するに先立ち、前記不純物拡散層あるいはその形成予
定領域とサイドウォールスペーサを覆って、前記コンタ
クトホール形成のためのエッチングに対するエッチング
ストッパとなる導電膜を形成する工程を有し、前記導電
膜がシリサイドからなり、該シリサイドをサリサイド法
で形成するとともに、このサリサイド法によるシリサイ
ドの形成に先立ち、前記不純物拡散層の形成予定領域と
サイドウォールスペーサとにシリコンをイオン注入して
おくことを前記課題の解決手段とした。
造方法では、シリコン基体の上にゲート酸化膜、ゲート
電極、オフセット酸化膜からなるゲート部を形成する工
程と、前記ゲート部の側壁部にＳｉ3 Ｎ4 からなるサイ
ドウォールスペーサを形成する工程と、シリコン基体表
層部に不純物拡散層を形成する工程と、前記ゲート部お
よびサイドウォールスペーサを覆ってシリコン基体上に
層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記
サイドウォールスペーサに接して位置するようにして、
前記不純物拡散層に到達するコンタクトホールをエッチ
ングにより形成する工程とを備え、前記層間絶縁膜を形
成するに先立ち、前記不純物拡散層あるいはその形成予
定領域とサイドウォールスペーサを覆って、前記コンタ
クトホール形成のためのエッチングに対するエッチング
ストッパとなる導電膜を形成する工程を有し、前記導電
膜がシリサイドからなり、該シリサイドをサリサイド法
で形成するとともに、このサリサイド法によるシリサイ
ドの形成に先立ち、前記不純物拡散層の形成予定領域と
サイドウォールスペーサとにシリコンをイオン注入して
おくことを前記課題の解決手段とした。
【０００９】本発明の半導体装置では、シリコン基体の
上にゲート酸化膜、ゲート電極、オフセット酸化膜から
なるゲート部を形成する工程と、前記ゲート部の側壁部
にＳｉ3 Ｎ4 からなるサイドウォールスペーサを形成す
る工程と、シリコン基体表層部に不純物拡散層を形成す
る工程と、前記ゲート部およびサイドウォールスペーサ
を覆ってシリコン基体上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記サイドウォールスペーサに
接して位置するようにして、前記不純物拡散層に到達す
るコンタクトホールをエッチングにより形成する工程と
により製造される半導体装置において、前記層間絶縁膜
を形成するに先立ち、前記不純物拡散層あるいはその形
成予定領域とサイドウォールスペーサを連続して覆った
状態に、前記コンタクトホール形成のためのエッチング
に対するエッチングストッパとなる導電膜が形成されて
いて、前記導電膜はサリサイド法により形成されたシリ
サイドからなり、前記不純物拡散層が形成される領域と
サイドウォールスペーサとは前記サリサイド法によるシ
リサイドの形成に先立ちシリコンがイオン注入されたも
のからなることを前記課題の解決手段とした。
上にゲート酸化膜、ゲート電極、オフセット酸化膜から
なるゲート部を形成する工程と、前記ゲート部の側壁部
にＳｉ3 Ｎ4 からなるサイドウォールスペーサを形成す
る工程と、シリコン基体表層部に不純物拡散層を形成す
る工程と、前記ゲート部およびサイドウォールスペーサ
を覆ってシリコン基体上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記サイドウォールスペーサに
接して位置するようにして、前記不純物拡散層に到達す
るコンタクトホールをエッチングにより形成する工程と
により製造される半導体装置において、前記層間絶縁膜
を形成するに先立ち、前記不純物拡散層あるいはその形
成予定領域とサイドウォールスペーサを連続して覆った
状態に、前記コンタクトホール形成のためのエッチング
に対するエッチングストッパとなる導電膜が形成されて
いて、前記導電膜はサリサイド法により形成されたシリ
サイドからなり、前記不純物拡散層が形成される領域と
サイドウォールスペーサとは前記サリサイド法によるシ
リサイドの形成に先立ちシリコンがイオン注入されたも
のからなることを前記課題の解決手段とした。
【００１０】この半導体装置およびその製造方法によれ
ば、層間絶縁膜を形成するに先立ち、コンタクトホール
形成のためのエッチングに対するエッチングストッパと
なる導電膜を形成するので、コンタクトホール形成に際
して、例えフォトレジストの開口パターンがサイドウォ
ールスペーサの上にかかった状態に形成されても、少な
くともサイドウォールスペーサの下側を削ることなく層
間絶縁膜をエッチングすることが可能になり、したがっ
てコンタクトホールとゲート部との間の距離が十分に確
保される。また、導電膜を、不純物拡散層とサイドウォ
ールスペーサの少なくとも下側とのみを覆って形成して
いるので、ゲート部を挟んで配設された不純物拡散層ど
うしがショートすることがなく、さらに、不純物拡散層
とサイドウォールスペーサの少なくとも下側とを連続し
て覆った状態に導電膜を形成するので、コンタクトホー
ルがサイドウォールスペーサに掛かってしまい不純物拡
散層上に到達した開口部の面積が小さくなってしまって
も、サイドウォールスペーサ上の導電膜が不純物拡散層
上にまで連続しているので、コンタクホール内に埋設さ
れるコンタクトの抵抗の増大が抑制される。
ば、層間絶縁膜を形成するに先立ち、コンタクトホール
形成のためのエッチングに対するエッチングストッパと
なる導電膜を形成するので、コンタクトホール形成に際
して、例えフォトレジストの開口パターンがサイドウォ
ールスペーサの上にかかった状態に形成されても、少な
くともサイドウォールスペーサの下側を削ることなく層
間絶縁膜をエッチングすることが可能になり、したがっ
てコンタクトホールとゲート部との間の距離が十分に確
保される。また、導電膜を、不純物拡散層とサイドウォ
ールスペーサの少なくとも下側とのみを覆って形成して
いるので、ゲート部を挟んで配設された不純物拡散層ど
うしがショートすることがなく、さらに、不純物拡散層
とサイドウォールスペーサの少なくとも下側とを連続し
て覆った状態に導電膜を形成するので、コンタクトホー
ルがサイドウォールスペーサに掛かってしまい不純物拡
散層上に到達した開口部の面積が小さくなってしまって
も、サイドウォールスペーサ上の導電膜が不純物拡散層
上にまで連続しているので、コンタクホール内に埋設さ
れるコンタクトの抵抗の増大が抑制される。
【００１１】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法を、その実施の形態によって詳しく説明す
る。 （第１実施形態例） 本発明における半導体装置の製造方法の第１実施形態例
として、導電膜をシリサイドによって形成するととも
に、該シリサイドをサイドウォールスペーサ上にて這い
上がりが生ずる条件でサリサイド法によって形成するに
際し、シリサイドを形成した領域にシリコンのイオン注
入を行う場合について説明する。まず、図１（a）に示
すように、従来と同様にしてシリコン基板（シリコン基
体）２０上にゲート酸化膜２１、ポリシリコンとタング
ステンシリサイドとからなるポリサイド構造のゲート電
極２２、ＣＶＤ法によるＳｉＯ2 からなるオフセット酸
化膜２３を形成し、これによってゲート部２４を形成す
る。具体的には、シリコン基板２０にゲート酸化膜２１
形成用の膜（図示略）、ゲート電極２２用のＷＳｉx ／
ポリシリコンからなるポリサイド膜（図示略）を形成
し、さらにその上にオフセット酸化膜２３としてＣＶＤ
法によりＳｉＯ2 膜（図示略）を形成する。そして、こ
のＳｉＯ2 膜を、フォトレジストパターンをマスクとし
たドライエッチングによって所望するゲート部形状と
し、さらに残ったフォトレジストパターンを除去した
後、エッチング後のＳｉＯ2 膜（オフセット酸化膜２
３）をマスクとして再度エッチングを行い、ポリサイド
膜、ゲート酸化膜２１形成用の膜を順次加工してゲート
酸化膜２１、ゲート電極２２、オフセット酸化膜２３か
らなるゲート部２４を得る。
その製造方法を、その実施の形態によって詳しく説明す
る。 （第１実施形態例） 本発明における半導体装置の製造方法の第１実施形態例
として、導電膜をシリサイドによって形成するととも
に、該シリサイドをサイドウォールスペーサ上にて這い
上がりが生ずる条件でサリサイド法によって形成するに
際し、シリサイドを形成した領域にシリコンのイオン注
入を行う場合について説明する。まず、図１（a）に示
すように、従来と同様にしてシリコン基板（シリコン基
体）２０上にゲート酸化膜２１、ポリシリコンとタング
ステンシリサイドとからなるポリサイド構造のゲート電
極２２、ＣＶＤ法によるＳｉＯ2 からなるオフセット酸
化膜２３を形成し、これによってゲート部２４を形成す
る。具体的には、シリコン基板２０にゲート酸化膜２１
形成用の膜（図示略）、ゲート電極２２用のＷＳｉx ／
ポリシリコンからなるポリサイド膜（図示略）を形成
し、さらにその上にオフセット酸化膜２３としてＣＶＤ
法によりＳｉＯ2 膜（図示略）を形成する。そして、こ
のＳｉＯ2 膜を、フォトレジストパターンをマスクとし
たドライエッチングによって所望するゲート部形状と
し、さらに残ったフォトレジストパターンを除去した
後、エッチング後のＳｉＯ2 膜（オフセット酸化膜２
３）をマスクとして再度エッチングを行い、ポリサイド
膜、ゲート酸化膜２１形成用の膜を順次加工してゲート
酸化膜２１、ゲート電極２２、オフセット酸化膜２３か
らなるゲート部２４を得る。
【００１２】次に、ＬＰＣＶＤ法により、ゲート部２４
を覆ってサイドウォールスペーサ用のＳｉ 3 Ｎ 4 膜を形
成する。ここでの成膜条件としては、例えば以下の条件
が採用される。 装置；ＬＰＣＶＤ ガス；ＳｉＨ2 Ｃｌ2 ＝５０ｓｃｃｍ、ＮＨ3 ＝２００
ｓｃｃｍ、Ｎ2 ＝２０００ｓｃｃｍ 圧力；７０Ｐａ 温度；７６０℃ なお、サイドウォールスペーサ用の膜としてＳｉ3 Ｎ4
からなる膜を選択形成したが、他に例えば、ＳｉＯ2 か
らなる膜を形成してもよく、その場合には、ＳｉＯ2 膜
をＣＶＤ法によって形成すればよい。
を覆ってサイドウォールスペーサ用のＳｉ 3 Ｎ 4 膜を形
成する。ここでの成膜条件としては、例えば以下の条件
が採用される。 装置；ＬＰＣＶＤ ガス；ＳｉＨ2 Ｃｌ2 ＝５０ｓｃｃｍ、ＮＨ3 ＝２００
ｓｃｃｍ、Ｎ2 ＝２０００ｓｃｃｍ 圧力；７０Ｐａ 温度；７６０℃ なお、サイドウォールスペーサ用の膜としてＳｉ3 Ｎ4
からなる膜を選択形成したが、他に例えば、ＳｉＯ2 か
らなる膜を形成してもよく、その場合には、ＳｉＯ2 膜
をＣＶＤ法によって形成すればよい。
【００１３】そして、形成したＳｉ 3 Ｎ 4 膜をエッチバ
ックし、ゲート部２４の側壁部にサイドウォールスペー
サ２６を形成する。ここでのエッチング処理条件として
は、例えば以下の条件が採用される。 装置；枚葉式マグネトロンＲＩＥ ガス；ＣＨＦ3 ＝１０ｓｃｃｍ、ＣＯ＝９０ｓｃｃｍ 圧力；２．７Ｐａ RFパワー；１４００Ｗ サセプタ温度；２０℃
ックし、ゲート部２４の側壁部にサイドウォールスペー
サ２６を形成する。ここでのエッチング処理条件として
は、例えば以下の条件が採用される。 装置；枚葉式マグネトロンＲＩＥ ガス；ＣＨＦ3 ＝１０ｓｃｃｍ、ＣＯ＝９０ｓｃｃｍ 圧力；２．７Ｐａ RFパワー；１４００Ｗ サセプタ温度；２０℃
【００１４】次に、ゲート部２４およびサイドウォール
スペーサ２６を覆ってシリコン基板２０上にフォトレジ
スト層を形成し、さらにこれがサイドウォールスペーサ
２６および後述する不純物拡散層の形成予定領域、すな
わちサイドウォールスペーサ２６とその横方部分のみが
露出するようにパターニングし、図１（ｂ）に示すよう
にフォトレジストパターン３３を形成する。そして、こ
のフォトレジストパターン３３の上からシリコンのイオ
ン注入を例えば以下の条件で行う。 加速エネルギー；３０ｋｅｖ、 ドーズ量；５×１０15／ｃｍ2 このようにしてシリコンをイオン注入すると、不純物拡
散層ではもちろん、サイドウォールスペーサ２６におい
ても後述するシリサイド化反応が起こり易くなる。
スペーサ２６を覆ってシリコン基板２０上にフォトレジ
スト層を形成し、さらにこれがサイドウォールスペーサ
２６および後述する不純物拡散層の形成予定領域、すな
わちサイドウォールスペーサ２６とその横方部分のみが
露出するようにパターニングし、図１（ｂ）に示すよう
にフォトレジストパターン３３を形成する。そして、こ
のフォトレジストパターン３３の上からシリコンのイオ
ン注入を例えば以下の条件で行う。 加速エネルギー；３０ｋｅｖ、 ドーズ量；５×１０15／ｃｍ2 このようにしてシリコンをイオン注入すると、不純物拡
散層ではもちろん、サイドウォールスペーサ２６におい
ても後述するシリサイド化反応が起こり易くなる。
【００１５】次いで、フォトレジストパターン３３を除
去した後、スパック法によりゲート部２４、サイドウォ
ールスペーサ２６を覆ってシリコン基板２０上にチタン
（Ｔｉ）を３０〜４０ｎｍ程度に成膜し、さらに該チタ
ンを、サリサイド法によってシリサイド化する。このシ
リサイド化の条件としては、前記サイドウォールスペー
サ２６上にシリサイドの這い上がりが生ずるようにして
行うのが好ましく、具体的には、８００℃以上で３０秒
間以上の熱アニール処理を、Ｎ2 雰囲気あるいは周期律
表第０族の不活性ガス元素からなる雰囲気にて行うとい
った条件が採用される。ここで、より這い上がりを良好
にするためには、熱アニール処理の雰囲気をＮ2 雰囲気
でなく周期律表第０族の不活性ガス元素からなる雰囲
気、例えばＡｒ雰囲気とするのがよい。このようにＮ2
雰囲気でなくＡｒ等の不活性元素からなる雰囲気で熱ア
ニール処理を行うと、窒素（Ｎ2 ）は一部のチタンと反
応して安定なチタンナイトライドを生じ、これによって
多少の這い上がり抑制効果を奏してしまうものの、Ａｒ
等の場合には全く這い上がり抑制効果がないため、シリ
サイド化がより起こり易くなり、這い上がりが一層良好
となるからである。
去した後、スパック法によりゲート部２４、サイドウォ
ールスペーサ２６を覆ってシリコン基板２０上にチタン
（Ｔｉ）を３０〜４０ｎｍ程度に成膜し、さらに該チタ
ンを、サリサイド法によってシリサイド化する。このシ
リサイド化の条件としては、前記サイドウォールスペー
サ２６上にシリサイドの這い上がりが生ずるようにして
行うのが好ましく、具体的には、８００℃以上で３０秒
間以上の熱アニール処理を、Ｎ2 雰囲気あるいは周期律
表第０族の不活性ガス元素からなる雰囲気にて行うとい
った条件が採用される。ここで、より這い上がりを良好
にするためには、熱アニール処理の雰囲気をＮ2 雰囲気
でなく周期律表第０族の不活性ガス元素からなる雰囲
気、例えばＡｒ雰囲気とするのがよい。このようにＮ2
雰囲気でなくＡｒ等の不活性元素からなる雰囲気で熱ア
ニール処理を行うと、窒素（Ｎ2 ）は一部のチタンと反
応して安定なチタンナイトライドを生じ、これによって
多少の這い上がり抑制効果を奏してしまうものの、Ａｒ
等の場合には全く這い上がり抑制効果がないため、シリ
サイド化がより起こり易くなり、這い上がりが一層良好
となるからである。
【００１６】なお、本実施形態例では、Ｎ2 雰囲気にて
８００℃で３０秒の熱アニール処理を行い、成膜したチ
タンのシリサイド化を行う。このようにしてチタンのシ
リサイド化を行うと、シリコン基板２０表面において
は、シリコン基板２０中のＳｉとチタンとが反応してチ
タンシリサイドが形成される。また、サイドウォールス
ペーサ２６上においては、シリコン基板２０からチタン
または形成されたチタンシリサイドを通ってＳｉが供給
され、さらにはシリコン基板２０表面に形成されたチタ
ンシリサイドが成長することにより、特にその下側（シ
リコン基板２０側）でシリサイド化が進行し、やはりチ
タンシリサイドが形成される。また、前述したようにサ
イドウォールスペーサ２６にシリコンのイオン注入を行
っているので、注入されたシリコンイオンがシリサイド
化反応の際の核となり、サイドウォースペーサ２６がＳ
ｉ 3 Ｎ 4 から形成されているにもかかわらず、チタン膜
の熱アニール処理によるシリサイド化反応が起こり易く
なっている。したがって、サイドウォールスペーサ２６
上にチタンシリサイド膜３４が確実に形成される。
８００℃で３０秒の熱アニール処理を行い、成膜したチ
タンのシリサイド化を行う。このようにしてチタンのシ
リサイド化を行うと、シリコン基板２０表面において
は、シリコン基板２０中のＳｉとチタンとが反応してチ
タンシリサイドが形成される。また、サイドウォールス
ペーサ２６上においては、シリコン基板２０からチタン
または形成されたチタンシリサイドを通ってＳｉが供給
され、さらにはシリコン基板２０表面に形成されたチタ
ンシリサイドが成長することにより、特にその下側（シ
リコン基板２０側）でシリサイド化が進行し、やはりチ
タンシリサイドが形成される。また、前述したようにサ
イドウォールスペーサ２６にシリコンのイオン注入を行
っているので、注入されたシリコンイオンがシリサイド
化反応の際の核となり、サイドウォースペーサ２６がＳ
ｉ 3 Ｎ 4 から形成されているにもかかわらず、チタン膜
の熱アニール処理によるシリサイド化反応が起こり易く
なっている。したがって、サイドウォールスペーサ２６
上にチタンシリサイド膜３４が確実に形成される。
【００１７】そして、このようなシリサイド化を行った
後、未反応のチタンをアンモニア過水で除去し、図１
（ｃ）に示すようにサイドウォールスペーサ２６および
シリコン基板２０表面にチタンシリサイド膜３４のみを
残す。なお、シリコン基板２０表面に形成されたチタン
シリサイド膜３４のうち、特にサイドウォールスペーサ
２６の横側に形成された部分は、後述するように不純物
拡散層の形成予定領域の上に形成配置されたものとなっ
ている。このようにして形成されたチタンシリサイド膜
３４は、本発明における導電膜となるものであり、か
つ、後述するようにコンタクトホール形成の際のエッチ
ングストッパとして機能するものである。
後、未反応のチタンをアンモニア過水で除去し、図１
（ｃ）に示すようにサイドウォールスペーサ２６および
シリコン基板２０表面にチタンシリサイド膜３４のみを
残す。なお、シリコン基板２０表面に形成されたチタン
シリサイド膜３４のうち、特にサイドウォールスペーサ
２６の横側に形成された部分は、後述するように不純物
拡散層の形成予定領域の上に形成配置されたものとなっ
ている。このようにして形成されたチタンシリサイド膜
３４は、本発明における導電膜となるものであり、か
つ、後述するようにコンタクトホール形成の際のエッチ
ングストッパとして機能するものである。
【００１８】次いで、ゲート部２４、サイドウォールス
ペーサ２６をマスクとして、シリコン基板２０の表層部
に不純物のイオン注入を行い、さらに活性化アニール処
理を行うことによって不純物拡散層（図示略）、すなわ
ちソース／ドレインを形成する。ここで、不純物拡散層
としてｎ拡散層を形成する場合には、例えばＡｓ+ をイ
オン注入すればよく、またｐ型拡散層を形成する場合に
は、例えばＢＦ2+をイオン注入すればよい。また、活性
化アニール処理としては、例えば１０００℃で１０秒程
度加熱するＲＴＡ（Rapid Thermal Annealing）を行
う。
ペーサ２６をマスクとして、シリコン基板２０の表層部
に不純物のイオン注入を行い、さらに活性化アニール処
理を行うことによって不純物拡散層（図示略）、すなわ
ちソース／ドレインを形成する。ここで、不純物拡散層
としてｎ拡散層を形成する場合には、例えばＡｓ+ をイ
オン注入すればよく、またｐ型拡散層を形成する場合に
は、例えばＢＦ2+をイオン注入すればよい。また、活性
化アニール処理としては、例えば１０００℃で１０秒程
度加熱するＲＴＡ（Rapid Thermal Annealing）を行
う。
【００１９】次いで、ゲート部２４、チタンシリサイド
３４を覆ってシリコン基板２０上にＢＰＳＧ（ホウ素リ
ンシリケートガラス）からなる層間絶縁膜２８をＣＶＤ
法によって７００nm程度の厚さに形成し、さらにこの上
にフォトレジスト層を形成してこれをコンタクトホール
形成用にバターニングする。ここで、層間絶縁膜２８の
成膜条件としては、例えば以下の条件が採用される。 ガス；ＴＥＯＳ＝５０ｓｃｃｍ、ＴＭＰ＝１５ｓｃｃ
ｍ、ＴＭＢ＝１５ｓｃｃｍ、 Ｏ3 ＝１ｇ／ｍｉｎ 圧力；常圧 温度；５２０℃
３４を覆ってシリコン基板２０上にＢＰＳＧ（ホウ素リ
ンシリケートガラス）からなる層間絶縁膜２８をＣＶＤ
法によって７００nm程度の厚さに形成し、さらにこの上
にフォトレジスト層を形成してこれをコンタクトホール
形成用にバターニングする。ここで、層間絶縁膜２８の
成膜条件としては、例えば以下の条件が採用される。 ガス；ＴＥＯＳ＝５０ｓｃｃｍ、ＴＭＰ＝１５ｓｃｃ
ｍ、ＴＭＢ＝１５ｓｃｃｍ、 Ｏ3 ＝１ｇ／ｍｉｎ 圧力；常圧 温度；５２０℃
【００２０】また、フォトレジスト層の、コンタクホー
ル形成用のバターニングについては、得られるコンタク
トホールが前記サイドウォールスペーサ２６に接するよ
うに、すなわち該コンタクトホールがサイドウォールス
ペーサ２６の外側に掛かるようにフォトレジスト層を開
口するパターニングを行う。そして、図１（ｄ）に示す
ように形成したフォトレジストパターン２９をマスクに
して層間絶縁膜２８をエッチングすることにより、前記
チタンシリサイド膜３４を介してシリコン基板２０表層
部に形成した前記不純物拡散層（図示略）に到達するコ
ンタクトホール３０を形成する。ここで、コンタクトホ
ール３０形成のためのエッチング処理条件としては、例
えば以下の条件が採用される。 装置；枚葉式マグネトロンＲＩＥ ガス；Ｃ4 Ｆ8 ＝８ｓｃｃｍ、ＣＯ＝６０ｓｃｃｍ、Ａ
Ｒ＝２００ｓｃｃｍ 圧力；５．３Ｐａ ＲＦパワー；１６００Ｗ サセプタ温度；３０℃ なお、このような条件でエッチングを行うと、チタンシ
リサイド膜３４に対するエッチング選択比が２０以上と
なり、前述したように該チタンシリサイド膜３４がエッ
チングストッパとして機能するようになる。
ル形成用のバターニングについては、得られるコンタク
トホールが前記サイドウォールスペーサ２６に接するよ
うに、すなわち該コンタクトホールがサイドウォールス
ペーサ２６の外側に掛かるようにフォトレジスト層を開
口するパターニングを行う。そして、図１（ｄ）に示す
ように形成したフォトレジストパターン２９をマスクに
して層間絶縁膜２８をエッチングすることにより、前記
チタンシリサイド膜３４を介してシリコン基板２０表層
部に形成した前記不純物拡散層（図示略）に到達するコ
ンタクトホール３０を形成する。ここで、コンタクトホ
ール３０形成のためのエッチング処理条件としては、例
えば以下の条件が採用される。 装置；枚葉式マグネトロンＲＩＥ ガス；Ｃ4 Ｆ8 ＝８ｓｃｃｍ、ＣＯ＝６０ｓｃｃｍ、Ａ
Ｒ＝２００ｓｃｃｍ 圧力；５．３Ｐａ ＲＦパワー；１６００Ｗ サセプタ温度；３０℃ なお、このような条件でエッチングを行うと、チタンシ
リサイド膜３４に対するエッチング選択比が２０以上と
なり、前述したように該チタンシリサイド膜３４がエッ
チングストッパとして機能するようになる。
【００２１】その後、従来と同様にして図１（ｅ）に示
すようにコンタクトホール３０内にタングステンからな
るコンタクト３１を埋め込み、さらにこれに接続するア
ルミ配線３２を形成する。ここで、コンタクト３１の形
成については、例えば以下のような手順および条件が採
用される。まず、スパック法によりチタンを以下の条件
で成膜する。 ガス；Ａｒ＝１００ｓｃｃｍ 圧力；０．４Ｐａ DC電力；５ｋＷ 基板加熱温度；１５０℃ 次に、スパック法により密着層となるＴｉＮを以下の条
件で成膜する。 ガス；Ａｒ／Ｎ2 ＝３０／８０ｓｃｃｍ 圧力；０．４Ｐａ DC電力；５ｋＷ 基板加熱温度；１５０℃
すようにコンタクトホール３０内にタングステンからな
るコンタクト３１を埋め込み、さらにこれに接続するア
ルミ配線３２を形成する。ここで、コンタクト３１の形
成については、例えば以下のような手順および条件が採
用される。まず、スパック法によりチタンを以下の条件
で成膜する。 ガス；Ａｒ＝１００ｓｃｃｍ 圧力；０．４Ｐａ DC電力；５ｋＷ 基板加熱温度；１５０℃ 次に、スパック法により密着層となるＴｉＮを以下の条
件で成膜する。 ガス；Ａｒ／Ｎ2 ＝３０／８０ｓｃｃｍ 圧力；０．４Ｐａ DC電力；５ｋＷ 基板加熱温度；１５０℃
【００２２】次に、成膜したＴｉＮを以下の条件でアニ
ール処理する。 ガス；Ｎ2 １００％ 温度； ４５０℃ 時間；３０ｍｉｎ 次に、タングステン（Ｗ）を以下の条件で成膜する。 ガス；ＷＦ6 ／Ｈ2 ／Ａｒ＝７５／５００／２８００ｓ
ｃｃｍ 圧力；１０６４０Ｐａ 温度；４５０℃
ール処理する。 ガス；Ｎ2 １００％ 温度； ４５０℃ 時間；３０ｍｉｎ 次に、タングステン（Ｗ）を以下の条件で成膜する。 ガス；ＷＦ6 ／Ｈ2 ／Ａｒ＝７５／５００／２８００ｓ
ｃｃｍ 圧力；１０６４０Ｐａ 温度；４５０℃
【００２３】次に、ブランケットタングステンエッチバ
ックを以下の条件で行う。 Ｗブランケットエッチ ガス；ＳＦ6 ／Ａｒ／Ｈｅ＝１４０／１１０／２５ｓｃ
ｃｍ 圧力；３２．０Ｐａ ＲＦ電力；６２５Ｗ Ｗオーバーエッチ ガス；ＳＦ6 ／Ａｒ／Ｈｅ＝８０／４０／２５ｓｃｃｍ 圧力；２２．０Ｐａ ＲＦ電力；２５０Ｗ ＴｉＮケミカルエッチ ガス；Ｃｌ2 ／Ａｒ／Ｈｅ＝３０／３０／１０ｓｃｃｍ 圧力；２．５Ｐａ ＲＦ電力；３５０Ｗ 磁場２×１０-3Ｔ ＴｉＮスパックエッチ ガス；Ｃｌ2 ／Ａｒ／Ｈｅ＝１０／３００／１０ｓｃｃ
ｍ 圧力；５．５Ｐａ ＲＦ電力；６００Ｗ
ックを以下の条件で行う。 Ｗブランケットエッチ ガス；ＳＦ6 ／Ａｒ／Ｈｅ＝１４０／１１０／２５ｓｃ
ｃｍ 圧力；３２．０Ｐａ ＲＦ電力；６２５Ｗ Ｗオーバーエッチ ガス；ＳＦ6 ／Ａｒ／Ｈｅ＝８０／４０／２５ｓｃｃｍ 圧力；２２．０Ｐａ ＲＦ電力；２５０Ｗ ＴｉＮケミカルエッチ ガス；Ｃｌ2 ／Ａｒ／Ｈｅ＝３０／３０／１０ｓｃｃｍ 圧力；２．５Ｐａ ＲＦ電力；３５０Ｗ 磁場２×１０-3Ｔ ＴｉＮスパックエッチ ガス；Ｃｌ2 ／Ａｒ／Ｈｅ＝１０／３００／１０ｓｃｃ
ｍ 圧力；５．５Ｐａ ＲＦ電力；６００Ｗ
【００２４】また、アルミ配線３２の形成については、
例えば以下のような手順および条件が採用される。ま
ず、アルミ配線３２の材料として１％のシリコンを含有
するアルミニウムを、スパック法によって以下の条件で
成膜する。 ガス；Ａｒ＝１００ｓｃｃｍ 圧力；０．４Ｐａ ＤＣ電力；５ｋＷ 基板加熱温度；１５０℃ 次に、形成したアルミニウム膜の上にフォトレジスト層
（図示略）を形成し、さらにこれをパターニングした
後、このフォトレジストパターンをマスクにして前記ア
ルミニウム膜を以下の条件でエッチングする。装置；並
行平板枚葉プラズマエッチャー ガス；ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ 圧力；２Ｐａ RF電力；１２００Ｗ
例えば以下のような手順および条件が採用される。ま
ず、アルミ配線３２の材料として１％のシリコンを含有
するアルミニウムを、スパック法によって以下の条件で
成膜する。 ガス；Ａｒ＝１００ｓｃｃｍ 圧力；０．４Ｐａ ＤＣ電力；５ｋＷ 基板加熱温度；１５０℃ 次に、形成したアルミニウム膜の上にフォトレジスト層
（図示略）を形成し、さらにこれをパターニングした
後、このフォトレジストパターンをマスクにして前記ア
ルミニウム膜を以下の条件でエッチングする。装置；並
行平板枚葉プラズマエッチャー ガス；ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ 圧力；２Ｐａ RF電力；１２００Ｗ
【００２５】このような半導体装置の製造方法およびこ
の製造方法により製造された半導体装置にあっては、層
間絶縁膜２８を形成するに先立ち、コンタクトホール３
０形成のためのエッチングに対するエッチングストッパ
として機能するチタンシリサイド膜３４を形成するの
で、コンタクトホール３０の形成に際して、フォトレジ
ストパターン２９の開口部がサイドウォールスペーサ２
６の直上にかかった状態に形成されていても、少なくと
もサイドウォールスペーサ２６の下側を削ることなく層
間絶縁膜２８をエッチングすることができ、したがって
コンタクトホール３０とゲート部２４との間の距離を十
分に確保することができる。
の製造方法により製造された半導体装置にあっては、層
間絶縁膜２８を形成するに先立ち、コンタクトホール３
０形成のためのエッチングに対するエッチングストッパ
として機能するチタンシリサイド膜３４を形成するの
で、コンタクトホール３０の形成に際して、フォトレジ
ストパターン２９の開口部がサイドウォールスペーサ２
６の直上にかかった状態に形成されていても、少なくと
もサイドウォールスペーサ２６の下側を削ることなく層
間絶縁膜２８をエッチングすることができ、したがって
コンタクトホール３０とゲート部２４との間の距離を十
分に確保することができる。
【００２６】また、チタンシリサイド膜３４を、ゲート
部２４を覆うことなく不純物拡散層およびサイドウォー
ルスペーサ２６を覆って形成しているので、ゲート部２
４を挟んで配設された不純物拡散層（図示略）どうしが
ショートすることがない。さらに、チタンシリサイド膜
３４を、不純物拡散層とサイドウォールスペーサ２６と
を連続して覆った状態に形成するので、コンタクトホー
ル３０がサイドウォールスペーサ２６に掛かってしまい
不純物拡散層上に到達した開口部の面積が小さくなって
しまっても、サイドウォールスペーサ２６上のチタンシ
リサイド膜３４が不純物拡散層上にまで連続しているの
で、コンタクホール３０内に埋設されるタングステンプ
ラグ（コンタクト）３１の抵抗の増大を抑制し、これに
よりデバイス動作速度の低下を防止することができる。
部２４を覆うことなく不純物拡散層およびサイドウォー
ルスペーサ２６を覆って形成しているので、ゲート部２
４を挟んで配設された不純物拡散層（図示略）どうしが
ショートすることがない。さらに、チタンシリサイド膜
３４を、不純物拡散層とサイドウォールスペーサ２６と
を連続して覆った状態に形成するので、コンタクトホー
ル３０がサイドウォールスペーサ２６に掛かってしまい
不純物拡散層上に到達した開口部の面積が小さくなって
しまっても、サイドウォールスペーサ２６上のチタンシ
リサイド膜３４が不純物拡散層上にまで連続しているの
で、コンタクホール３０内に埋設されるタングステンプ
ラグ（コンタクト）３１の抵抗の増大を抑制し、これに
よりデバイス動作速度の低下を防止することができる。
【００２７】さらに、シリコンのイオン注入を行うこと
によってチタンのシリサイド化反応を起こり易くしたこ
とから、サイドウォールスペーサ２６上にチタンシリサ
イド膜３４を確実に形成することができ、これによりコ
ンタクトホール３０とゲート部２４との間の距離をより
十分に確保することができるとともに、コンタクホール
３０内に埋設されるコンタクト３１の抵抗の増大をより
確実に抑制し、これによりデバイス動作速度の低下をよ
り確実に防止することができる。
によってチタンのシリサイド化反応を起こり易くしたこ
とから、サイドウォールスペーサ２６上にチタンシリサ
イド膜３４を確実に形成することができ、これによりコ
ンタクトホール３０とゲート部２４との間の距離をより
十分に確保することができるとともに、コンタクホール
３０内に埋設されるコンタクト３１の抵抗の増大をより
確実に抑制し、これによりデバイス動作速度の低下をよ
り確実に防止することができる。
【００２８】（第２実施形態例）
本発明における半導体装置およびその製造方法の第２実
施形態例として、前記第１実施形態例に対して導電膜の
形成方法を変えた例であって、導電膜をシリコン基板２
０上の全面に形成した後、フォトレジストのパターニン
グとドライエッチングとによって該導電膜を不純物拡散
層およびサイドウォールスペーサ２６の上にのみ残す場
合について説明する。まず、前記第１実施形態例と同様
にして、図２（a）に示すようにゲート酸化膜２１、ゲ
ート電極２２、オフセット酸化膜２３からなるゲート部
２４と、サイドウォールスペーサ２６とをシリコン基板
２０上に形成する。
施形態例として、前記第１実施形態例に対して導電膜の
形成方法を変えた例であって、導電膜をシリコン基板２
０上の全面に形成した後、フォトレジストのパターニン
グとドライエッチングとによって該導電膜を不純物拡散
層およびサイドウォールスペーサ２６の上にのみ残す場
合について説明する。まず、前記第１実施形態例と同様
にして、図２（a）に示すようにゲート酸化膜２１、ゲ
ート電極２２、オフセット酸化膜２３からなるゲート部
２４と、サイドウォールスペーサ２６とをシリコン基板
２０上に形成する。
【００２９】次に、導電膜の材料として、例えばタング
ステンシリサイドを以下の条件にて成膜し、図２（ｂ）
に示すようにゲート部２４、サイドウォールスペーサ２
６を覆ってタングステンシリサイド膜３５を形成する。 装置；ＬＰＣＶＤ ガス；ＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１０／１０００／３６
０ｓｃｃｍ 圧力；２７Ｐａ 基板温度；３６０℃
ステンシリサイドを以下の条件にて成膜し、図２（ｂ）
に示すようにゲート部２４、サイドウォールスペーサ２
６を覆ってタングステンシリサイド膜３５を形成する。 装置；ＬＰＣＶＤ ガス；ＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１０／１０００／３６
０ｓｃｃｍ 圧力；２７Ｐａ 基板温度；３６０℃
【００３０】次いで、タングステンシリサイド膜３５上
にフォトレジスト層を形成し、さらにこのフォトレジス
ト層を、サイドウォールスペーサ２６、および後述する
不純物拡散層の形成予定領域〈サイドウォールスペーサ
２６の横方部分〉のみを覆うようにして、すなわち図２
（ｃ）に示すようにオフセット酸化膜２３の直上部を上
方に臨ませた状態にパターニングして、フォトレジスト
パターン３６を形成する。そして、このフォトレジスト
パターン３６をマスクにして以下の条件でタングステン
シリサイド膜３５をエッチングし、図２（ｄ）に示すよ
うに導電膜３７を形成する。 装置；マイクロ波エッチャー ガス；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６５／５sccm 圧力；２Ｐａ マイクロ披；７００Ｗ ＲＦパワー；１００Ｗ そして、前記第１実施形態例と同様にして不純物拡散層
（図示略）を形成し、さらに図２（ｅ）に示すように層
間絶縁膜２８にコンタクトホール３０を形成し、続いて
図２（f）に示すようにコンタクト３１およびアルミ配
線３２を形成する。
にフォトレジスト層を形成し、さらにこのフォトレジス
ト層を、サイドウォールスペーサ２６、および後述する
不純物拡散層の形成予定領域〈サイドウォールスペーサ
２６の横方部分〉のみを覆うようにして、すなわち図２
（ｃ）に示すようにオフセット酸化膜２３の直上部を上
方に臨ませた状態にパターニングして、フォトレジスト
パターン３６を形成する。そして、このフォトレジスト
パターン３６をマスクにして以下の条件でタングステン
シリサイド膜３５をエッチングし、図２（ｄ）に示すよ
うに導電膜３７を形成する。 装置；マイクロ波エッチャー ガス；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６５／５sccm 圧力；２Ｐａ マイクロ披；７００Ｗ ＲＦパワー；１００Ｗ そして、前記第１実施形態例と同様にして不純物拡散層
（図示略）を形成し、さらに図２（ｅ）に示すように層
間絶縁膜２８にコンタクトホール３０を形成し、続いて
図２（f）に示すようにコンタクト３１およびアルミ配
線３２を形成する。
【００３１】このような半導体装置の製造方法およびこ
の製造方法により製造された半導体装置では、コンタク
トホール３０形成のためのエッチングに対するエッチン
グストッパとして機能する導電膜３７を形成するので、
コンタクトホール３０とゲート部２４との間の距離を十
分に確保することができる。また、導電膜３７を、ゲー
ト部２４を覆うことなく不純物拡散層およびサイドウォ
ールスペーサ２６を覆って形成しているので、ゲート部
２４を挟んで配設された不純物拡散層（図示略）どうし
がショートすることがなく、さらに、導電膜３７を、不
純物拡散層とサイドウォールスペーサ２６とを連続して
覆った状態に形成するので、コンタクホール３０内に埋
設されるタングステンプラグ（コンタクト）３１の抵抗
の増大を抑制し、これによりデバイス動作速度の低下を
防止することができる。
の製造方法により製造された半導体装置では、コンタク
トホール３０形成のためのエッチングに対するエッチン
グストッパとして機能する導電膜３７を形成するので、
コンタクトホール３０とゲート部２４との間の距離を十
分に確保することができる。また、導電膜３７を、ゲー
ト部２４を覆うことなく不純物拡散層およびサイドウォ
ールスペーサ２６を覆って形成しているので、ゲート部
２４を挟んで配設された不純物拡散層（図示略）どうし
がショートすることがなく、さらに、導電膜３７を、不
純物拡散層とサイドウォールスペーサ２６とを連続して
覆った状態に形成するので、コンタクホール３０内に埋
設されるタングステンプラグ（コンタクト）３１の抵抗
の増大を抑制し、これによりデバイス動作速度の低下を
防止することができる。
【００３２】なお、前記実施形態例では、本発明のおけ
る導電膜の材料としてチタンシリサイド、タングステン
シリサイドを採用したが、シリサイドとしてはこれ以外
の金属シリサイド、例えばニッケルシリサイドやコバル
トシリサイドなど各種のものを用いることができる。ま
た、特に第３実施形態例のごとく導電膜材料を成膜した
後、ゲート部上の膜をエッチング除去する方法では、シ
リサイド以外の導電性材料、すなわち相関絶縁膜との間
で十分な選択比がとれる導電材料であれば使用可能であ
り、具体的には、タングステンやチタン、アルミニウ
ム、鋼等の金属や、不純物をドーピングしてなるポリシ
リコン、チタンナイトライドなどが使用可能である。
る導電膜の材料としてチタンシリサイド、タングステン
シリサイドを採用したが、シリサイドとしてはこれ以外
の金属シリサイド、例えばニッケルシリサイドやコバル
トシリサイドなど各種のものを用いることができる。ま
た、特に第３実施形態例のごとく導電膜材料を成膜した
後、ゲート部上の膜をエッチング除去する方法では、シ
リサイド以外の導電性材料、すなわち相関絶縁膜との間
で十分な選択比がとれる導電材料であれば使用可能であ
り、具体的には、タングステンやチタン、アルミニウ
ム、鋼等の金属や、不純物をドーピングしてなるポリシ
リコン、チタンナイトライドなどが使用可能である。
【００３３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法およびこの製造方法により製造された半導体
装置は、層間絶縁膜を形成するに先立ち、コンタクトホ
ール形成のためのエッチングに対するエッチングストッ
パとなる導電膜を形成する方法であるから、コンタクト
ホール形成に際して、たとえフォトレジストの開口パタ
ーンがサイドウォールスペーサの上にかかった状態に形
成されても、少なくともサイドウォールスペーサの下側
を削ることなく層間絶縁膜をエッチングすることがで
き、これによりコンタクトホールとゲート部との間の距
離を十分に確保してコンタクトとゲート部との間の耐圧
を確保することができ、したがって半導体装置の集積度
向上を図ることができる。また、導電膜を、不純物拡散
層とサイドウォールスペーサの少なくとも下側とのみを
覆って形成しているので、ゲート部を挟んで配設された
不純物拡散層どうしがショートすることがなく、さら
に、不純物拡散層とサイドウォールスペーサの少なくと
も下側とを連続して覆った状態に導電膜を形成するの
で、コンタクトホールがサイドウォールスペーサに掛か
ってしまい不純物拡散層上に到達した開口部の面積が小
さくなってしまっても、サイドウォールスペーサ上の導
電膜が不純物拡散層上にまで連続しているので、コンタ
クホール内に埋設されるコンタクトの抵抗の増大を抑制
することができ、これによってデバイス動作速度の低下
を防止することができる。さらに、サイドウォールスペ
ーサにシリコンのイオン注入を行っているので、チタン
膜の熱アニール処理によるシリサイド化反応が起こり易
くなるため、サイドウォールスペーサ上にチタンシリサ
イド膜が確実に形成される。特に、導電膜としてのシリ
サイドを這い上がりが生ずる条件でサリサイド法にて形
成する場合には、フォトレジストのパターニング工程を
行うことなくシリサイドを拡散層上とサイドウォールス
ペーサ上とにのみ形成することができる。以上のことか
ら本発明によれば、ＤＲＡＭ、ＳＲＡＭ、ＡＳＩＣ等の
半導体装置において集積度向上と高速動作とを両立させ
ることができる。
の製造方法およびこの製造方法により製造された半導体
装置は、層間絶縁膜を形成するに先立ち、コンタクトホ
ール形成のためのエッチングに対するエッチングストッ
パとなる導電膜を形成する方法であるから、コンタクト
ホール形成に際して、たとえフォトレジストの開口パタ
ーンがサイドウォールスペーサの上にかかった状態に形
成されても、少なくともサイドウォールスペーサの下側
を削ることなく層間絶縁膜をエッチングすることがで
き、これによりコンタクトホールとゲート部との間の距
離を十分に確保してコンタクトとゲート部との間の耐圧
を確保することができ、したがって半導体装置の集積度
向上を図ることができる。また、導電膜を、不純物拡散
層とサイドウォールスペーサの少なくとも下側とのみを
覆って形成しているので、ゲート部を挟んで配設された
不純物拡散層どうしがショートすることがなく、さら
に、不純物拡散層とサイドウォールスペーサの少なくと
も下側とを連続して覆った状態に導電膜を形成するの
で、コンタクトホールがサイドウォールスペーサに掛か
ってしまい不純物拡散層上に到達した開口部の面積が小
さくなってしまっても、サイドウォールスペーサ上の導
電膜が不純物拡散層上にまで連続しているので、コンタ
クホール内に埋設されるコンタクトの抵抗の増大を抑制
することができ、これによってデバイス動作速度の低下
を防止することができる。さらに、サイドウォールスペ
ーサにシリコンのイオン注入を行っているので、チタン
膜の熱アニール処理によるシリサイド化反応が起こり易
くなるため、サイドウォールスペーサ上にチタンシリサ
イド膜が確実に形成される。特に、導電膜としてのシリ
サイドを這い上がりが生ずる条件でサリサイド法にて形
成する場合には、フォトレジストのパターニング工程を
行うことなくシリサイドを拡散層上とサイドウォールス
ペーサ上とにのみ形成することができる。以上のことか
ら本発明によれば、ＤＲＡＭ、ＳＲＡＭ、ＡＳＩＣ等の
半導体装置において集積度向上と高速動作とを両立させ
ることができる。
【図１】（a）〜（ｅ）は、本発明における半導体装置
の製造方法の第２１実施形態例の工捏を説明するための
要部側断面図である。
の製造方法の第２１実施形態例の工捏を説明するための
要部側断面図である。
【図２】（a）〜（ｆ）は、本発明における半導体装置
の製造方法の第３２実施形態例の工程を説明するための
要部側断面図である。
の製造方法の第３２実施形態例の工程を説明するための
要部側断面図である。
【図３】（a）〜（ｄ）は、従来の半導体装置の製造方
法の工程を説明するための要部側断面図である。
法の工程を説明するための要部側断面図である。
【図４】従来の課題を説明するための、半導体装置の要
部側断面図である。
部側断面図である。
２０ シリコン基板（シリコン基体）
２１ ゲート酸化膜
２２ ゲート電極
２３ オフセット酸化膜
２４ ゲート部
２６ サイドウォールスペーサ
２８ 層間絶縁膜
２９ フォトレジストパターン
３０ コンタクトホール
３３ フォトレジストパターン
３４ チタンシリサイド膜
３５ タングステンシリサイド膜
３６ フォトレジストパターン
３７ 導電膜
フロントページの続き
(56)参考文献 特開 平７−235512（ＪＰ，Ａ)
特開 平３−268436（ＪＰ，Ａ)
特開 昭63−299377（ＪＰ，Ａ)
特開 平２−156542（ＪＰ，Ａ)
特開 昭62−177969（ＪＰ，Ａ)
特開 平５−29246（ＪＰ，Ａ)
特開 平２−91932（ＪＰ，Ａ)
特開 平５−218410（ＪＰ，Ａ)
特開 昭63−306664（ＪＰ，Ａ)
特開 平５−343424（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/28 301
H01L 21/336
H01L 29/43
Claims (4)
- 【請求項１】 シリコン基体の上にゲート酸化膜、ゲー
ト電極、オフセット酸化膜からなるゲート部を形成する
工程と、 前記ゲート部の側壁部にＳｉ3 Ｎ4 からなるサイドウォ
ールスペーサを形成する工程と、 シリコン基体表層部に不純物拡散層を形成する工程と、 前記ゲート部およびサイドウォールスペーサを覆ってシ
リコン基体上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記サイドウォールスペーサに接し
て位置するようにして、前記不純物拡散層に到達するコ
ンタクトホールをエッチングにより形成する工程と、を
備えた半導体装置の製造方法において、 前記層間絶縁膜を形成するに先立ち、前記不純物拡散層
の形成予定領域とサイドウォールスペーサを連続して覆
った状態に、前記コンタクトホール形成のためのエッチ
ングに対するエッチングストッパとなる導電膜を形成す
る工程を有し、 前記導電膜がシリサイドからなり、該シリサイドをサリ
サイド法で形成するとともに、このサリサイド法による
シリサイドの形成に先立ち、前記不純物拡散層の形成予
定領域とサイドウォールスペーサとにシリコンをイオン
注入しておくことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記サリサイド法を、前記サイドウォー
ルスペーサ上にシリサイドの這い上がりが生ずる条件で
行うことを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記導電膜のシリサイドをＡｒ雰囲気と
するサリサイド法で形成し、かつこのサリサイド法を、
前記サイドウォールスペーサ上にシリサイドの這い上が
りが生ずる条件で行うことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】 シリコン基体の上にゲート酸化膜、ゲー
ト電極、オフセット酸化膜からなるゲート部を形成する
工程と、 前記ゲート部の側壁部にＳｉ3 Ｎ4 からなるサイドウォ
ールスペーサを形成する工程と、 シリコン基体表層部に不純物拡散層を形成する工程と、 前記ゲート部およびサイドウォールスペーサを覆ってシ
リコン基体上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記サイドウォールスペーサに接し
て位置するようにして、前記不純物拡散層に到達するコ
ンタクトホールをエッチングにより形成する工程とによ
り製造される半導体装置において、 前記層間絶縁膜を形成するに先立ち、前記不純物拡散層
あるいはその形成予定領域とサイドウォールスペーサを
連続して覆った状態に、前記コンタクトホール形成のた
めのエッチングに対するエッチングストッパとなる導電
膜が形成されていて、 前記導電膜はサリサイド法により形成されたシリサイド
からなり、前記不純物拡散層が形成される領域とサイド
ウォールスペーサとは前記サリサイド法によるシリサイ
ドの形成に先立ちシリコンがイオン注入されたものから
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491095A JP3435943B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491095A JP3435943B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148571A JPH09148571A (ja) | 1997-06-06 |
| JP3435943B2 true JP3435943B2 (ja) | 2003-08-11 |
Family
ID=17938782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30491095A Expired - Fee Related JP3435943B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435943B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240880B1 (ko) * | 1997-08-16 | 2000-01-15 | 윤종용 | 반도체 장치의 게이트 전극 형성 방법 |
| JPH11186389A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-11-24 JP JP30491095A patent/JP3435943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148571A (ja) | 1997-06-06 |
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