KR20040001894A - 실리사이드 블록킹 공정을 이용한 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 필드산화막 에지부분에서 실리사이드 침투나 실리사이드 스파이크로 인한 주변 접합 누설 오류를 억제하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체기판에 필드산화막을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 반도체기판내에 LDD 접합을 형성하는 단계, 상기 게이트전극의 양측벽에 스페이서를 형성하는 단계, 상기 반도체기판내에 상기 스페이서에 정렬되는 소스/드레인접합을 형성하는 단계, 상기 반도체기판의 전면에 실리사이드블록킹층을 형성하는 단계, 상기 필드산화막의 전영역과 상기 필드산화막의 에지부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 실리사이드블록킹층을 식각하는 단계, 및 상기 식각된 실리사이드블록킹층에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 실리사이드막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 실리사이드 블록킹 공정(silicide blocking)을 이용한 반도체소자의 제조 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
한편, 실리사이드 공정(silicide process)은 코아(Core region) 및 주변회로부(periphery region)에서 주로 적용하며, 입출력 회로부(I/O region)에서는 그 적용을 억제하고 있다. 따라서, 입출력 회로부에서 실리사이드막이 형성되는 것을 방지하기 위한 실리사이드 블록킹(silicide blocking) 기술이 제안되었다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 코아/주변회로부(X)와 입출력회로부(Y)가 정의된 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 STI(Shallow Trench Isolation)법으로 형성하고, 반도체기판(11)상에 게이트산화막(13), 게이트전극(14)을 순차적으로 형성한다. 이 때, 게이트전극(14)은 폴리실리콘이다.
계속해서, 게이트전극(14)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(11)에 LDD(Lightly Doped Drain) 접합(15)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(14)의 양측벽에 접하는 측벽스페이서(16)를 형성한다.
그리고, 게이트전극(14) 및 스페이서(16)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 접합(15)에 접속되는 소스/드레인접합(17)을 형성한다.
다음으로, 전면에 실리사이드 블록킹층(18)을 형성한 후, 실리사이드 블록킹층(18)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 입출력회로부(Y)를 덮고 코아/주변회로부(X)를 노출시키는 감광막패턴(19)을 형성한다.
다음으로 감광막패턴(19)을 식각마스크로 실리사이드 블록킹층(18)을 식각하여 입출력회로부(Y)에만 실리사이드 블록킹층(18)을 잔류시킨다.
도 1b에 도시된 바와 같이, 감광막패턴(19)을 제거한 후, 노출된 결과물 전면에 티타늄 등의 금속막을 증착 및 열처리하여 금속실리사이드막(20)을 형성한다. 이때, 입출력회로부(Y)는 실리사이드블록킹층(18)이 잔류하여 금속실리사이드막(20)이 형성되지 않고 코아/주변회로부(X)에만 형성되며, 특히 측벽스페이서(16)를 제외한 게이트전극(14)의 상면과 소스/드레인접합(17)의 상면에만 형성된다.
다음으로, 미반응 금속막을 제거한다.
그러나, 상술한 종래기술에서는, 종래기술에 따른 실리사이드 침투와 접합의 굴곡 현상을 도시한 도 2a에 도시된 바와 같이, 소스/드레인접합(17)의 폭이 좁아지면서 필드산화막(12)의 에지에서의 스트레스가 증가하여 실리사이드 침투(silicide penetration)(21)나 실리사이드 스파이크(silicide spike)가 나타날 확률이 증가하고, 이로 인해 접합 굴곡(junction bent-up) 현상(22)이 발생하기 때문에 주변 접합누설 오류(periphery junction leakage fail)를 유발하는 문제가 있다.
더욱이, 종래기술에 따른 누설전류특성을 도시한 도 2b에 도시된 바와 같이, 필드산화막 에지에서의 접합 굴곡 현상은 실리사이드 침투 및 실리사이드 스파이크 현상과 혼합되어 접합 누설 오류를 더욱 유발하는 문제가 있다. 도 2b에서 'X'는 실리사이드 침투와 접합굴곡 현상에 의해 필드산화막 에지에서의 비정상적인 접합누설전류 오류를 보여주고 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 실리사이드 침투나 실리사이드 스파이크로 인한 주변 접합 누설 오류를 억제하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a는 종래기술에 따른 실리사이드 침투와 접합의 굴곡 현상을 도시한 도면,
도 2b는 종래기술에 따른 누설전류특성을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : LDD 접합 36 : 측벽스페이서
37 : 소스/드레인접합 38 : 실리사이드블록킹층
39 : 감광막패턴 40 : 금속막
41 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판에 필드산화막을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 반도체기판내에 LDD 접합을 형성하는 단계, 상기 게이트전극의 양측벽에 스페이서를 형성하는 단계, 상기 반도체기판내에 상기 스페이서에 정렬되는 소스/드레인접합을 형성하는 단계, 상기 반도체기판의 전면에 실리사이드블록킹층을 형성하는 단계, 상기 필드산화막의 전영역과 상기 필드산화막의 에지부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 실리사이드블록킹층을 식각하는 단계, 및 상기 식각된 실리사이드블록킹층에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 실리사이드막을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 코아/주변회로부(X)와 입출력회로부(Y)가 정의된 반도체기판(31)에 소자간 격리를 위한 필드산화막(32)을 STI법으로 형성하고, 반도체기판(31)상에 게이트절연막(33), 게이트전극(34)을 순차적으로 형성한다.
이 때, 게이트절연막(33)은 30Å∼50Å두께로 열적 성장되고, 게이트전극(34)은 폴리실리콘을 이용한다.
예컨대, 저압화학기상증착법(LPCVD)을 통해 폴리실리콘막을 1800Å∼2500Å 두께로 증착하며, 아신(AsH3), 포스핀(PH3), 실레인(SiH4)을 인시튜로 도핑하거나, 증착후 아세닉(As)이나 인(P)을 이온주입법으로 도핑할 수 있다. 그리고, 통상적인 포토리소그래피(photolithography) 및 반응성이온식각(Reactive Ion Etching; RIE)을 통해 폴리실리콘막을 식각하여 게이트전극(34)을 형성한다.
계속해서, 게이트전극(34)을 마스크로 이용한 저에너지 아세닉 이온주입으로 반도체기판(31)에 LDD 접합(35)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(34)의 양측벽에 접하는 측벽스페이서(36)를 형성한다. 이때, 측벽스페이서(36)를 형성하기 위한 절연막으로는 산화막이나 질화막을 이용한다.
그리고, 게이트전극(34) 및 측벽스페이서(36)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 접합(35)에 접속되는 소스/드레인접합(37)을 형성한다.
이때, 소스/드레인접합(37)은 아세닉(As)을 10keV∼50keV의 이온주입에너지와 1×1015atoms/cm2∼1×1015atoms/cm2의 도즈로 이온주입하고, 깊은 접합을 형성하기 위해 인(P)을 30keV∼40keV의 이온주입에너지와 2×1013atoms/cm2∼5×1013atoms/cm2의 도즈로 이온주입하여 형성한다. 한편, 전술한 LDD 접합(35)은 소스/드레인접합(37)을 형성하기 위한 이온주입에너지 및 도즈보다 낮다.
다음으로, 전면에 실리사이드 블록킹층(38)을 형성한다. 이때, 실리사이드 블록킹층(38)은 저압화학기상증착법(LPCVD) 또는 플라즈마화학기상증착법(PECVD)에 의해 실리콘질화막을 300Å∼500Å 두께로 증착하거나, TEOS(Tetra Ethyl Ortho Silicate) 소스를 이용한 저압화학기상증착법(LPCVD) 또는 플라즈마화학기상증착법 (PECVD)으로 실리콘산화막을 500Å∼1000Å 두께로 증착한다. 특히, 저압화학기상증착법(LPCVD)을 이용하는 경우 5분 이내로 증착하여야 하는데, 그 이유는 5분 초과시 숏채널 효과 증가 및 누설전류 열화를 초래하기 때문이다.
아울러, 실리콘질화막과 실리콘산화막의 적층막을 이용할 수도 있다.
다음에, 실리사이드블록킹층(38)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 입출력회로부(Y)를 덮고 코아/주변회로부(X)를 노출시키는 감광막패턴(39)을 형성한다.
이때, 감광막패턴(39)은 입출력회로부(Y)의 전영역을 덮으면서 코아/주변회로부(X)내 필드산화막(32)의 에지부분도 덮는 형태로 형성된다.
다음으로 감광막패턴(39)을 식각마스크로 실리사이드블록킹층(38)을 식각하여 입출력회로부(Y)의 전영역 및 코아/주변회로부(X)의 필드산화막 에지에만 실리사이드블록킹층(38)을 잔류시킨다.
이때, 잔류하는 실리사이드블록킹층(38)은 입출력회로부(Y)의 전영역을 덮으면서 코아/주변회로부(X)내 필드산화막(32)의 에지부분을 덮는데, 필드산화막(32)의 에지부분은 필드산화막(32)과 소스/드레인접합(37)이 접하는 계면을 의미하는 것으로, 후속 실리사이드 공정시 실리사이드 침투나 실리사이드 스파이크가 일어나는 부분이다.
결국, 실리사이드블록킹층(38)을 입출력회로부(Y)는 물론 코아/주변회로부(X)내 필드산화막(32)의 전영역과 필드산화막(32)의 에지로부터 소스/드레인접합(37)의 일부분까지 덮도록 잔류시키므로써 필드산화막(32)의 에지에서 실리사이드가 형성되는 것을 억제한다.
도 3b에 도시된 바와 같이, 감광막패턴(39)을 제거한 후, 노출된 결과물 전면에 스퍼터링법(Sputtering)에 의해 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 그룹중에서 선택된 하나의 금속막(40)을 100Å∼200Å 두께로 증착한다.
다음으로, 열처리 과정을 수행하여 금속실리사이드막(41)을 형성하는데, 금속실리사이드막(41)은 티타늄실리사이드막(Ti-silicide), 코발트실리사이드막(Co-silicide), 몰리브덴실리사이드막(Mo-silicide), 니켈실리사이드막(Ni-silicide) 또는 니켈합금실리사이드막(Ni alloy-silicide)이다.
여기서, 금속실리사이드막(41)은 급속열처리(Rapid Thermal Anneal; RTA) 공정 또는 통상적인 노열처리 공정을 통해 형성하되, 티타늄실리사이드막은 700℃∼750℃에서 형성하며, 코발트실리사이드막, 몰리브덴실리사이드막, 니켈실리사이드막 또는 니켈합금실리사이드막은 600℃∼700℃에서 형성한다.
한편, 입출력회로부(Y)는 실리사이드 블록킹층(38)이 잔류하여 금속실리사이드막(41)이 형성되지 않고 코아/주변회로부(X)에만 형성되며, 특히 폴리실리콘막인 게이트전극(34)의 상면과 실리사이드 블록킹층(38)에 의해 노출된소스/드레인접합(37)의 상면에만 형성된다.
도 3c에 도시된 바와 같이, 실리사이드화 반응이 이루어지지 않은 미반응 금속막(40)을 제거한다. 이때, 금속막(40)이 티타늄인 경우는 NH4OH:H2O2:H2O(1:1:5)의 혼합 용액을 이용하고, 코발트, 몰리브덴, 니켈 또는 니켈합금인 경우는 HCl:H2O2:H2O(1:1:5)의 혼합 용액을 이용한다.
한편, 미반응 금속막 제거후, 금속실리사이드막(41)의 저항 감소를 위해 750℃∼800℃에서 추가로 열처리할 수 있다.
결국, 미반응 금속막을 제거한 후, 잔류하는 금속실리사이드막(41)은 소스/드레인접합(37)과 게이트전극(34)의 상면에 잔류하며, 특히 소스/드레인접합(37)의 상면에 잔류하는 금속실리사이드막(41)은 실리사이드블록킹층(38)에 의해 필드산화막(32)의 에지와 소정 거리(z)를 두고 이격된다.
상술한 바와 같이, 실리사이드 공정이 이루어지는 코아/주변회로(X)중에서 필드산화막(32)의 에지부분을 실리사이드블록킹층(38)으로 덮으므로써 실리사이드의 형성을 억제하여 실리사이드 침투나 실리사이드 스파이크를 방지한다.
또한, 필드산화막(32) 에지부분에서의 실리사이드 형성을 방지하므로 접합의 굴곡 현상이 억제된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 필드산화막 에지 부분에서의 실리사이드 형성을 억제하므로써 주변 접합누설 불량을 개선시킬 수 있는 효과가 있다.
또한, 실리사이드블록킹층을 짧은 시간(5분 이내)의 저압화학기상증착법으로 형성하기 때문에 소자 특성을 개선시킬 수 있는 효과가 있다.
Claims (4)
- 반도체기판에 필드산화막을 형성하는 단계;상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계;상기 반도체기판내에 LDD 접합을 형성하는 단계;상기 게이트전극의 양측벽에 스페이서를 형성하는 단계;상기 반도체기판내에 상기 스페이서에 정렬되는 소스/드레인접합을 형성하는 단계;상기 반도체기판의 전면에 실리사이드블록킹층을 형성하는 단계;상기 필드산화막의 전영역과 상기 필드산화막의 에지부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 실리사이드블록킹층을 식각하는 단계; 및상기 식각된 실리사이드블록킹층에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 실리사이드막을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드블록킹층을 식각하는 단계는,상기 실리사이드블록킹층상에 감광막패턴을 형성하는 단계; 및상기 감광막패턴을 식각마스크로 상기 실리사이드블록킹층을 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드블록킹층은 실리콘질화막, 실리콘산화막 또는 실리콘산화막과 실리콘질화막의 적층막인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드블록킹층에 의해 노출되는 부분은 코아/주변회로부이며, 상기 실리사이드블록킹층에 의해 덮히는 부분은 입출력회로부인 것을 특징으로 하는 반도체소자의 제조 방법.
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