JPH06204456A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204456A JPH06204456A JP34784992A JP34784992A JPH06204456A JP H06204456 A JPH06204456 A JP H06204456A JP 34784992 A JP34784992 A JP 34784992A JP 34784992 A JP34784992 A JP 34784992A JP H06204456 A JPH06204456 A JP H06204456A
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Abstract
(57)【要約】
【目的】 本発明は、微細化に際しても短チャネル効果
を抑制することができ、高速性能を発揮することのでき
る半導体装置を提供することを目的とする。 【構成】 本発明では、ソース・ドレイン電極１９ａ，
１９ｂをゲート絶縁膜１３とゲート電極１４との界面よ
りも上方に形成するとともに、このソース・ドレイン拡
散層内に溝を形成し、この溝に金属膜２６を形成するよ
うにしている。
を抑制することができ、高速性能を発揮することのでき
る半導体装置を提供することを目的とする。 【構成】 本発明では、ソース・ドレイン電極１９ａ，
１９ｂをゲート絶縁膜１３とゲート電極１４との界面よ
りも上方に形成するとともに、このソース・ドレイン拡
散層内に溝を形成し、この溝に金属膜２６を形成するよ
うにしている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にコンタクト抵抗の低減に関する。
にコンタクト抵抗の低減に関する。
【０００２】
【従来の技術】近年、半導体技術の発展に伴い、素子の
微細化、高集積化が進められている。このように素子の
微細化が進められると、トランジスタの短チャネル効果
やパンチスルー耐圧の劣化というような、素子特性の上
で多くの問題が生じることになる。また、ソースドレイ
ンなどの高濃度拡散層と金属配線のコンタクト抵抗は、
コンタクト部の面積に反比例して増大することから、将
来トランジスタのチャネル長が０．１μm 、コンタクト
サイズが０．１μm ×０．１μm 程度になった場合、ソ
ースドレインのコンタクト抵抗がチャネル抵抗とほぼ同
程度の値になってしまう。このため微細化による素子の
高駆動力を十分に発揮させることは寄生抵抗のために困
難となる。
微細化、高集積化が進められている。このように素子の
微細化が進められると、トランジスタの短チャネル効果
やパンチスルー耐圧の劣化というような、素子特性の上
で多くの問題が生じることになる。また、ソースドレイ
ンなどの高濃度拡散層と金属配線のコンタクト抵抗は、
コンタクト部の面積に反比例して増大することから、将
来トランジスタのチャネル長が０．１μm 、コンタクト
サイズが０．１μm ×０．１μm 程度になった場合、ソ
ースドレインのコンタクト抵抗がチャネル抵抗とほぼ同
程度の値になってしまう。このため微細化による素子の
高駆動力を十分に発揮させることは寄生抵抗のために困
難となる。
【０００３】そこでより具体的に説明するために、ＭＯ
ＳＦＥＴの設計ルールに対するコンタクト、チャネル、
およびトランジスタ全体の各々の抵抗の関係を計算した
結果を図９に示す。ここでＭＯＳＦＥＴの寸法は、図８
に示すようにチャネル長がＬ、チャネル幅がＷ，ソース
ドレインのコンタクトサイズがＣ×ＣでＷ＝２Ｃであ
り、アルミニウムと拡散層とのコンタクト抵抗（比抵
抗）ρＣ＝１０-7Ω・ｃｍ2 とした。この図８からあき
らかなように設計ルールが小さくなるにしたがって、チ
ャネル抵抗は小さくなるが、それにも増してコンタクト
抵抗がＣ2 倍に比例して急激に大きくなるため、トラン
ジスタ全体の抵抗は０．５μm 辺りの設計ルールで最小
値を示し、その後はほとんどがコンタクト抵抗の影響を
受け、トランジスタ全体の抵抗は逆に高くなるという特
性を示している。
ＳＦＥＴの設計ルールに対するコンタクト、チャネル、
およびトランジスタ全体の各々の抵抗の関係を計算した
結果を図９に示す。ここでＭＯＳＦＥＴの寸法は、図８
に示すようにチャネル長がＬ、チャネル幅がＷ，ソース
ドレインのコンタクトサイズがＣ×ＣでＷ＝２Ｃであ
り、アルミニウムと拡散層とのコンタクト抵抗（比抵
抗）ρＣ＝１０-7Ω・ｃｍ2 とした。この図８からあき
らかなように設計ルールが小さくなるにしたがって、チ
ャネル抵抗は小さくなるが、それにも増してコンタクト
抵抗がＣ2 倍に比例して急激に大きくなるため、トラン
ジスタ全体の抵抗は０．５μm 辺りの設計ルールで最小
値を示し、その後はほとんどがコンタクト抵抗の影響を
受け、トランジスタ全体の抵抗は逆に高くなるという特
性を示している。
【０００４】このように、従来のＭＯＳＦＥＴはある設
計ルール以下になるとトランジスタの駆動力が遅くなる
という問題がある。従って、素子を微細化した際に高速
性能を確保するためには、拡散層と金属配線とのコンタ
クト抵抗をいかに低減するかが深刻な問題となってい
る。
計ルール以下になるとトランジスタの駆動力が遅くなる
という問題がある。従って、素子を微細化した際に高速
性能を確保するためには、拡散層と金属配線とのコンタ
クト抵抗をいかに低減するかが深刻な問題となってい
る。
【０００５】そこで図１０に示すように、ソース・ドレ
イン領域に溝を形成して、この溝の内壁面全体に接触さ
せるように金属配線を形成する方法が提案されている。
イン領域に溝を形成して、この溝の内壁面全体に接触さ
せるように金属配線を形成する方法が提案されている。
【０００６】このようにすれば金属配線のコンタクト面
積の増大によりコンタクト抵抗の減少は可能となる。し
かしながら、金属配線と高濃度層との接触抵抗が高いた
めに、ドレイン領域に流れ込む電流パスはソース側のコ
ンタクト溝側面および底面となるためコンタクト抵抗は
それほど低減されない。このためＭＯＳＦＥＴのソース
ドレイン領域に形成する溝を深くし、その内壁に高濃度
層を設けるようにすると実効的に深いソースドレイン拡
散層を形成したものと等価となり、短チャネル効果やパ
ンチスルー耐圧の劣化が顕著になる。さらにまた、微細
化が進むと、溝の開口面積が微細かつ深くなり溝側面お
よび底面への高濃度層の形成が困難になる。
積の増大によりコンタクト抵抗の減少は可能となる。し
かしながら、金属配線と高濃度層との接触抵抗が高いた
めに、ドレイン領域に流れ込む電流パスはソース側のコ
ンタクト溝側面および底面となるためコンタクト抵抗は
それほど低減されない。このためＭＯＳＦＥＴのソース
ドレイン領域に形成する溝を深くし、その内壁に高濃度
層を設けるようにすると実効的に深いソースドレイン拡
散層を形成したものと等価となり、短チャネル効果やパ
ンチスルー耐圧の劣化が顕著になる。さらにまた、微細
化が進むと、溝の開口面積が微細かつ深くなり溝側面お
よび底面への高濃度層の形成が困難になる。
【０００７】
【発明が解決しようとする課題】このように従来のＭＯ
Ｓトランジスタは、微細化が進むにつれてコンタクト抵
抗の増大によって性能劣化をもたらし、コンタクト抵抗
を下げるためにソースドレイン領域に溝を設けて実効的
なコンタクト面積の増大をはかると短チャネル効果やパ
ンチスルー耐圧の劣化が顕著になり、正常なトランジス
タ動作を得ることができないという問題があった。
Ｓトランジスタは、微細化が進むにつれてコンタクト抵
抗の増大によって性能劣化をもたらし、コンタクト抵抗
を下げるためにソースドレイン領域に溝を設けて実効的
なコンタクト面積の増大をはかると短チャネル効果やパ
ンチスルー耐圧の劣化が顕著になり、正常なトランジス
タ動作を得ることができないという問題があった。
【０００８】本発明は、前記実情に鑑みてなされたもの
で、微細化に際しても短チャネル効果を抑制することが
でき、高速性能を発揮することのできる半導体装置を提
供することを目的とする。
で、微細化に際しても短チャネル効果を抑制することが
でき、高速性能を発揮することのできる半導体装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】そこで本発明の半導体装
置では、第１の導電型の半導体基板表面に形成された第
２の導電型のソース・ドレイン領域と、前記半導体基板
上にゲート絶縁膜を介して形成されたゲート電極とを含
み、前記ソース・ドレイン領域上に、それぞれソース・
ドレイン電極が形成され該ソース・ドレイン電極に溝
が、その底部が前記ソース・ドレイン領域とゲート絶縁
膜との界面またはそれより上方に位置するように形成さ
れ、この溝内に電極が形成されている。
置では、第１の導電型の半導体基板表面に形成された第
２の導電型のソース・ドレイン領域と、前記半導体基板
上にゲート絶縁膜を介して形成されたゲート電極とを含
み、前記ソース・ドレイン領域上に、それぞれソース・
ドレイン電極が形成され該ソース・ドレイン電極に溝
が、その底部が前記ソース・ドレイン領域とゲート絶縁
膜との界面またはそれより上方に位置するように形成さ
れ、この溝内に電極が形成されている。
【００１０】
【作用】上記構成によれば、設計ルールの微細なトラン
ジスタにおいて、ソースおよびドレイン配線コンタクト
が溝の底面および側面でこの金属膜に接触して形成する
ことで、コンタクト全体に均一に電位が与えられ、ドレ
イン領域に流れ込む電流パスが配線コンタクトの溝の全
面に広がって形成されるためにコンタクト抵抗が低減さ
れる。
ジスタにおいて、ソースおよびドレイン配線コンタクト
が溝の底面および側面でこの金属膜に接触して形成する
ことで、コンタクト全体に均一に電位が与えられ、ドレ
イン領域に流れ込む電流パスが配線コンタクトの溝の全
面に広がって形成されるためにコンタクト抵抗が低減さ
れる。
【００１１】従って、コンタクトパターンの面積を増大
することなく、ソースおよびドレイン領域と配線の接触
面積を増大させることができ、設計ルールよりも低いコ
ンタクト抵抗を得ることができる。また、短チャネル効
果およびパンチスルー耐圧の劣化が防止される。
することなく、ソースおよびドレイン領域と配線の接触
面積を増大させることができ、設計ルールよりも低いコ
ンタクト抵抗を得ることができる。また、短チャネル効
果およびパンチスルー耐圧の劣化が防止される。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００１３】図１乃至図７は、本発明実施例のＭＯＳＦ
ＥＴの製造工程を示す図である。
ＥＴの製造工程を示す図である。
【００１４】このＭＯＳＦＥＴは、ソース・ドレイン電
極１９ａ，１９ｂをゲート絶縁膜１３とゲート電極１４
との界面よりも上方に形成するとともに、このソース・
ドレイン電極内に溝２２ａ，２２ｂを形成し、この溝２
２ａ，２２ｂにバリアメタル層を介してアルミニウム電
極２６を形成したことを特徴とする。
極１９ａ，１９ｂをゲート絶縁膜１３とゲート電極１４
との界面よりも上方に形成するとともに、このソース・
ドレイン電極内に溝２２ａ，２２ｂを形成し、この溝２
２ａ，２２ｂにバリアメタル層を介してアルミニウム電
極２６を形成したことを特徴とする。
【００１５】まず図１に示すようにｐ型シリコン基板１
１に、ＬＯＣＯＳ法により膜厚７００nmの素子分離絶縁
膜１２を形成したのち、ＨＣｌとＯ2 の雰囲気中で７５
０℃に維持し熱酸化を行い、ゲート絶縁膜となる酸化シ
リコン膜１３を１０nmの厚さに形成した後、ＳｉＨ4 ガ
スを用い減圧ＣＶＤ法により全面に膜厚２００nmの多結
晶シリコン膜１４を形成する。続いてＰＯＣｌ3 雰囲気
で８５０℃に加熱して燐拡散を行い、減圧ＣＶＤ法によ
り全面にＳｉＨ2 Ｃｌ2 とＮＨ3 との混合比が１：１の
混合ガス中で、０．６Torr，７００℃の条件下で、窒化
シリコン膜１５を膜厚１００nmの厚さに堆積形成する。
１に、ＬＯＣＯＳ法により膜厚７００nmの素子分離絶縁
膜１２を形成したのち、ＨＣｌとＯ2 の雰囲気中で７５
０℃に維持し熱酸化を行い、ゲート絶縁膜となる酸化シ
リコン膜１３を１０nmの厚さに形成した後、ＳｉＨ4 ガ
スを用い減圧ＣＶＤ法により全面に膜厚２００nmの多結
晶シリコン膜１４を形成する。続いてＰＯＣｌ3 雰囲気
で８５０℃に加熱して燐拡散を行い、減圧ＣＶＤ法によ
り全面にＳｉＨ2 Ｃｌ2 とＮＨ3 との混合比が１：１の
混合ガス中で、０．６Torr，７００℃の条件下で、窒化
シリコン膜１５を膜厚１００nmの厚さに堆積形成する。
【００１６】そして、窒化シリコン膜１５および多結晶
シリコン膜１４をフォトリソグラフィによりパターニン
グしゲート電極１４を形成し、さらにゲート電極をマス
クとして砒素イオンを加速電圧５０ｋｅＶ，注入ドーズ
量１×１０14cm-2でイオン注入し、ゲート電極に自己整
合的にソースドレイン領域１６ａ，１６ｂとなるｎ型拡
散層を形成する。
シリコン膜１４をフォトリソグラフィによりパターニン
グしゲート電極１４を形成し、さらにゲート電極をマス
クとして砒素イオンを加速電圧５０ｋｅＶ，注入ドーズ
量１×１０14cm-2でイオン注入し、ゲート電極に自己整
合的にソースドレイン領域１６ａ，１６ｂとなるｎ型拡
散層を形成する。
【００１７】次に、図２に示すように減圧ＣＶＤ法によ
り全面にＳｉＨ2 Ｃｌ2 とＮＨ3 との混合比が１：１の
混合ガス中で、０．６Torr，７００℃の条件下で、窒化
シリコン膜を膜厚５０nmの厚さに堆積形成したのち、こ
の窒化シリコン膜を周知の反応性イオンエッチングによ
りゲート電極の側壁に側壁絶縁膜１８を形成する。
り全面にＳｉＨ2 Ｃｌ2 とＮＨ3 との混合比が１：１の
混合ガス中で、０．６Torr，７００℃の条件下で、窒化
シリコン膜を膜厚５０nmの厚さに堆積形成したのち、こ
の窒化シリコン膜を周知の反応性イオンエッチングによ
りゲート電極の側壁に側壁絶縁膜１８を形成する。
【００１８】そしてゲート電極および側壁絶縁膜の下以
外の酸化シリコン膜１３をＨ2 ＯとＨＦとの混合比が２
００：１のエッチング液中でエッチングを行い拡散層表
面を露呈せしめた後、図３に示すように、選択的エピタ
キシャル成長法で砒素濃度２×１０20cm-3のｎ型シリコ
ン膜１９ａ，１９ｂを拡散層表面に選択的に成長せしめ
る。このときガスとしてはＨ2 ，ＳｉＨ2 Ｃｌ2 ，ＨＣ
ｌを用い、基板温度８００℃で膜厚２００nm程度となる
ようにした。なお、ここでリンやボロンをドープする場
合にはそれぞれＰＨ3 ，Ｂ2 Ｈ6 を用いるとよい。
外の酸化シリコン膜１３をＨ2 ＯとＨＦとの混合比が２
００：１のエッチング液中でエッチングを行い拡散層表
面を露呈せしめた後、図３に示すように、選択的エピタ
キシャル成長法で砒素濃度２×１０20cm-3のｎ型シリコ
ン膜１９ａ，１９ｂを拡散層表面に選択的に成長せしめ
る。このときガスとしてはＨ2 ，ＳｉＨ2 Ｃｌ2 ，ＨＣ
ｌを用い、基板温度８００℃で膜厚２００nm程度となる
ようにした。なお、ここでリンやボロンをドープする場
合にはそれぞれＰＨ3 ，Ｂ2 Ｈ6 を用いるとよい。
【００１９】続いて図４に示すように気相成長法を用い
て酸化シリコン膜２０を形成しさらにｎ型シリコン膜
（ソース・ドレイン電極）１９ａ，１９ｂに開口をもつ
レジストパターン２１を形成し、これをマスクとして順
次エッチングを行いソース領域およびドレイン領域に、
溝２２ａ，２２ｂを形成する。
て酸化シリコン膜２０を形成しさらにｎ型シリコン膜
（ソース・ドレイン電極）１９ａ，１９ｂに開口をもつ
レジストパターン２１を形成し、これをマスクとして順
次エッチングを行いソース領域およびドレイン領域に、
溝２２ａ，２２ｂを形成する。
【００２０】こののち、図５に示すように、ゲート電極
のコンタクト部分（図示せず）に開口を形成した後、全
面に膜厚２０nmのＴｉ膜２３，膜厚７０nmのＴｉＮ膜２
４を順次形成する。
のコンタクト部分（図示せず）に開口を形成した後、全
面に膜厚２０nmのＴｉ膜２３，膜厚７０nmのＴｉＮ膜２
４を順次形成する。
【００２１】そして、ゲート電極のコンタクト開口部分
の多結晶シリコン膜１４をラピッドサーマルアニール技
術を用い、タングステンフィラメントを用いたランプで
７５０℃３０秒の条件下でアニールを行い、熱反応によ
りチタンシリサイド膜２５を形成する。そして硫酸と過
酸化水素水の混合液を用いて未反応のＴｉ膜２３および
ＴｉＮ膜２４をエッチング除去する（図６）。このとき
Ｔｉ膜２３は酸化シリコン膜２０の一部にまで延在した
形で残置せしめられる。
の多結晶シリコン膜１４をラピッドサーマルアニール技
術を用い、タングステンフィラメントを用いたランプで
７５０℃３０秒の条件下でアニールを行い、熱反応によ
りチタンシリサイド膜２５を形成する。そして硫酸と過
酸化水素水の混合液を用いて未反応のＴｉ膜２３および
ＴｉＮ膜２４をエッチング除去する（図６）。このとき
Ｔｉ膜２３は酸化シリコン膜２０の一部にまで延在した
形で残置せしめられる。
【００２２】そして最後にアルミニウム膜２６を堆積
し、パターニングして図７に示すようにＭＯＳＦＥＴが
完成する。
し、パターニングして図７に示すようにＭＯＳＦＥＴが
完成する。
【００２３】このようにして形成されたＭＯＳＦＥＴは
ソースドレイン領域の溝のｎ型拡散層がゲート電極とゲ
ート絶縁膜との界面よりも上方に位置するためトランジ
スタのチャネル領域への空乏層の延びが抑えられ、短チ
ャネル効果やパンチスルー耐圧の低下は抑制される。
ソースドレイン領域の溝のｎ型拡散層がゲート電極とゲ
ート絶縁膜との界面よりも上方に位置するためトランジ
スタのチャネル領域への空乏層の延びが抑えられ、短チ
ャネル効果やパンチスルー耐圧の低下は抑制される。
【００２４】なお、前記実施例では、ｎ型拡散層１９
ａ，１９ｂ表面に選択的に成長させるシリコン膜は、成
長過程では不純物を含ませることなく、後に燐をイオン
注入エネルギー６０ｋｅＶ，注入量４×１０15cm-2でイ
オン注入し、１０００℃、３０秒のラピッドサーマルア
ニールにより活性化アニールを行い、燐濃度２×１０20
cm-3のｎ型シリコン層を形成することもできる。また、
ソース・ドレイン領域の溝部およびゲート電極の多結晶
シリコン膜に選択的に形成する金属膜はＴｉに限定され
るものではなく、Ｗ，Ｍｏ，Ｎｄ，Ｔａ，Ｃｏその他の
高融点金属を用いるようにしてもよい。
ａ，１９ｂ表面に選択的に成長させるシリコン膜は、成
長過程では不純物を含ませることなく、後に燐をイオン
注入エネルギー６０ｋｅＶ，注入量４×１０15cm-2でイ
オン注入し、１０００℃、３０秒のラピッドサーマルア
ニールにより活性化アニールを行い、燐濃度２×１０20
cm-3のｎ型シリコン層を形成することもできる。また、
ソース・ドレイン領域の溝部およびゲート電極の多結晶
シリコン膜に選択的に形成する金属膜はＴｉに限定され
るものではなく、Ｗ，Ｍｏ，Ｎｄ，Ｔａ，Ｃｏその他の
高融点金属を用いるようにしてもよい。
【００２５】また、配線金属としてはアルミニウムに限
定されることなく、Ｚｎ，Ｐｂ，Ｓｎその他の導電膜を
用いるようにしても良い。
定されることなく、Ｚｎ，Ｐｂ，Ｓｎその他の導電膜を
用いるようにしても良い。
【００２６】さらに、前記実施例ではソースドレイン領
域の双方に溝を形成したが、ソース領域のみに溝を形成
しコンタクト面積を増大するようにしてもよい。
域の双方に溝を形成したが、ソース領域のみに溝を形成
しコンタクト面積を増大するようにしてもよい。
【００２７】また前記実施例ではシリコンＭＯＳＦＥＴ
について説明したが、各種ＭＩＳＦＥＴやＭＥＳＦＥＴ
等、他の化合物を用いた電界効果トランジスタ等にも本
発明を適用することが可能である。
について説明したが、各種ＭＩＳＦＥＴやＭＥＳＦＥＴ
等、他の化合物を用いた電界効果トランジスタ等にも本
発明を適用することが可能である。
【００２８】加えて、ｎ型のトランジスタに限定される
ことなく、ｐ型のトランジスタはｐ型とｎ型の混用され
たトランジスタ、例えばＣＭＯＳトランジスタに対して
本発明を用いるようにしてもよい。
ことなく、ｐ型のトランジスタはｐ型とｎ型の混用され
たトランジスタ、例えばＣＭＯＳトランジスタに対して
本発明を用いるようにしてもよい。
【００２９】
【発明の効果】以上説明してきたように、本発明によれ
ば、素子特性の劣化をひきおこすことなく、微細化に際
しても拡散層領域のコンタクト抵抗を低減することので
きる半導体装置を提供することが可能となる。
ば、素子特性の劣化をひきおこすことなく、微細化に際
しても拡散層領域のコンタクト抵抗を低減することので
きる半導体装置を提供することが可能となる。
【図１】本発明実施例の半導体装置の製造工程図
【図２】本発明実施例の半導体装置の製造工程図
【図３】本発明実施例の半導体装置の製造工程図
【図４】本発明実施例の半導体装置の製造工程図
【図５】本発明実施例の半導体装置の製造工程図
【図６】本発明実施例の半導体装置の製造工程図
【図７】本発明実施例の半導体装置の製造工程図
【図８】ＭＯＳＦＥＴのレイアウト図
【図９】ＭＯＳＦＥＴの設計ルールと寄生抵抗との関係
を示す図
を示す図
【図１０】従来例の改良型ＭＯＳＦＥＴを示す図
【符号の説明】 １１ ｐ型シリコン基板 １２ 素子分離絶縁膜 １３ ゲート絶縁膜 １４ ゲート電極 １５ 窒化シリコン膜 １６ａ，１６ｂ ソースドレイン領域 １８ 側壁絶縁膜 １９ａ，１９ｂ ｎ型シリコン膜（ソース・ドレイン電
極） ２０ 酸化シリコン膜 ２２ａ，２２ｂ 溝 ２３ Ｔｉ膜 ２４ ＴｉＮ膜 ２５ チタンシリサイド膜 ２６ アルミニウム膜
極） ２０ 酸化シリコン膜 ２２ａ，２２ｂ 溝 ２３ Ｔｉ膜 ２４ ＴｉＮ膜 ２５ チタンシリサイド膜 ２６ アルミニウム膜
Claims (1)
- 【請求項１】 第１の導電型の半導体基板表面に形成さ
れた第２の導電型のソース・ドレイン領域と、前記半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
とを含み、 前記ソース・ドレイン領域上に、それぞれソース・ドレ
イン電極が形成され該ソース・ドレイン電極に溝が、そ
の底部が前記ソース・ドレイン領域とゲート絶縁膜との
界面またはそれより上方に位置するように形成され、こ
の溝内に電極が形成されてなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34784992A JPH06204456A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34784992A JPH06204456A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204456A true JPH06204456A (ja) | 1994-07-22 |
Family
ID=18393020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34784992A Pending JPH06204456A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060088411A1 (en) * | 2004-10-25 | 2006-04-27 | Shinya Imano | Ni-Fe based super alloy, process of producing the same and gas turbine |
| JP2008028324A (ja) * | 2006-07-25 | 2008-02-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008053349A (ja) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
-
1992
- 1992-12-28 JP JP34784992A patent/JPH06204456A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060088411A1 (en) * | 2004-10-25 | 2006-04-27 | Shinya Imano | Ni-Fe based super alloy, process of producing the same and gas turbine |
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| JP4534164B2 (ja) * | 2006-07-25 | 2010-09-01 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2008053349A (ja) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
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