JP2008028324A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。
【選択図】図１１

Description

本発明は、半導体装置及びその製造方法に関し、更に詳しくは、ＰＭＯＳトランジスタのソース／ドレイン拡散層内に埋め込まれるＳｉＧｅ層を有する半導体装置、及び、その製造方法に関する。
近年のＤＲＡＭ装置では、メモリセルのトランジスタには、シリコンの選択成長層をソース／ドレイン拡散層のコンタクト層とするＭＯＳトランジスタが用いられている（特許文献１）。
上記特許文献１のＭＯＳトランジスタでは、半導体基板上にＭＯＳトランジスタを形成した後に、ＭＯＳトランジスタの上部に絶縁膜、及び、その上部にキャンパシタ下部電極を形成する。キャンパシタ下部電極と、ＭＯＳトランジスタのソースまたはドレイン拡散層とを接続するためのコンタクトホールを下部電極中に形成した後、そのコンタクトホール内とキャパシタ下部電極上とに、選択エピタキシャル成長法（選択成長法）によりシリコン膜を形成する。これにより、ドレイン拡散層とキャパシタ下部電極とを接続する配線が選択成長法によって得られる。
６Ｆ２セル構造を有する微細構造のＤＲＡＭ装置では、セルコンタクトの抵抗低減のために、上記のように選択成長法で成長するコンタクト層が必須である。しかし、周辺回路領域のＰＭＯＳトランジスタでは、この選択成長層の抵抗成分により、ＰＭＯＳトランジスタのオン電流Ｉｏｎが低下する問題がある。
選択成長法でコンタクト層を形成する従来のＤＲＡＭ装置では、トランジスタのＮ＋拡散層上及びＰ＋拡散層上にチタンシリサイド（ＴｉＳｉ）層を形成するのが一般的であった。最近になって、ＰＭＯＳトランジスタのオン電流を向上させる方法の一つとして、ＰＭＯＳトランジスタのＰ＋ソース／ドレイン拡散層のリセス内にゲルマニウムシリサイド（ＳｉＧｅ）を埋め込んで、圧縮応力を生じさせる手法が提案されている。ソース・ドレイン拡散層のリセス内にＳｉＧｅ層を埋め込む技術は、例えば非特許文献１及び２に記載がある。
特開平０６−６９４４６号公報 2004 Symposium on VLSI Technology Digest of Technical Papers P48-49、 "35% Drive Current Improvement from Recessed-SiGe Drain Extensions on 37nm Gate Length PMOS" 2005 Symposium on VLSI Technology Digest of Technical Papers P22-23、 "Layout Impact on the Performance of a Locally Strained PMOSFET"
しかし、ＰＭＯＳトランジスタのソース／ドレイン拡散層にＳｉＧｅ層を埋め込む構成を採用すると、ＰＭＯＳトランジスタのＰ＋ソース／ドレイン拡散層にリセスを形成する工程が別に必要になるため、フォトレジスト工程が増加して、半導体装置のコストアップになる。
本発明は、上記に鑑み、フォトレジスト工程を増加させることなく形成でき、ＰＭＯＳトランジスタのソース／ドレイン拡散層内に底部を有するＳｉＧｅ層を備えることにより、ＰＭＯＳトランジスタのオン電流の向上を図った半導体装置、及び、その製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、シリコン基板上に形成されるＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタを覆う層間絶縁膜とを有する半導体装置において、
前記層間絶縁膜を貫通し、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層に達するＰＭＯＳ用コンタクトホールと、
前記ＰＭＯＳ用コンタクトホールの内部に形成され、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層内に底部を有するゲルマニウム・シリサイド（ＳｉＧｅ）層と、
前記ＰＭＯＳ用コンタクトホール内で前記ＳｉＧｅ層に接するコンタクトプラグとを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、シリコン基板内にそれぞれソース／ドレイン拡散層を有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成する工程と、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層に達するＰＭＯＳ用コンタクトホールを形成する工程と、
前記ＰＭＯＳ用コンタクトホールの内部のソース／ドレイン拡散層上にゲルマニウムを堆積する工程と、
前記堆積したゲルマニウムと前記ソース／ドレイン拡散層内のシリコンとを反応させて、ゲルマニウム・シリサイド層（ＳｉＧｅ層）を形成する工程と、
前記ＰＭＯＳ用コンタクトホール内で前記ＳｉＧｅ層に接するコンタクトプラグを形成する工程とを有することを特徴とする。
本発明の半導体装置及び本発明方法で製造された半導体装置によると、ＰＭＯＳトランジスタのソース・ドレイン拡散層に達するＰＭＯＳ用コンタクトホール内に、ソース／ドレイン拡散層内に底部を有するＳｉＧｅ層を形成し、そのＳｉＧｅ層上にコンタクトプラグを形成したので、ＳｉＧｅ層によりＰＭＯＳトランジスタのオン電流を向上すると共に、ＳｉＧｅ層を収容するリセスをソース／ドレイン拡散層内に形成するために必要であったフォトリソグラフィ工程を省いている。
本発明の半導体装置では、前記ＰＭＯＳ用コンタクトホールの底部が、前記ＰＭＯＳトランジスタのゲート酸化膜の底面よりも低い位置にあることが好ましい。ＳｉＧｅ層が、ソース／ドレイン拡散層内のより深い位置に形成できる。
本発明の半導体装置は、前記シリコン基板上に形成されるＮＭＯＳトランジスタと、前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタのソース／ドレイン拡散層に達するＮＭＯＳ用コンタクトホールを更に備え、該ＮＭＯＳ用コンタクトホールの底部は、前記ＰＭＯＳ用コンタクトホールの底部よりも浅い位置にあることが好ましい。ＮＭＯＳトランジスタのコンタクト抵抗の低減が可能である。
また、前記ＰＭＯＳ用コンタクトホールが楕円形状を有し、前記ＮＭＯＳ用コンタクトホールが円形状を有することも本発明の好ましい態様である。前記ＰＭＯＳ用コンタクトホールは、複数の楕円形状のコンタクトホールを含んでもよい。
前記シリコン基板上に形成されるＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース／ドレイン拡散層上に、選択成長法によって堆積された不純物含有シリコン層と、前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタの不純物含有シリコン層に達するＮＭＯＳ用コンタクトホールとを更に備え、前記ＰＭＯＳ用コンタクトホールは、前記不純物含有シリコン層を貫通して前記ソース／ドレイン拡散層に接していることも本発明の好ましい態様である。
前記ＳｉＧｅ層が、前記ＰＭＯＳ用コンタクトホールの側面で前記ＰＭＯＳトランジスタの不純物含有シリコン層に接していることが好ましい。ＰＭＯＳトランジスタのコンタクト抵抗が更に低減できる。
本発明の半導体装置の製造方法は、前記層間絶縁膜を形成する工程に先立って、前記ソース／ドレイン拡散層上に不純物含有シリコン層を選択的に成長する工程を更に備えることが出来る。不純物含有シリコン層によりコンタクト抵抗の低減が可能である。
また、前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタのソース／ドレイン拡散層上に形成された不純物含有シリコン層に達するＮＭＯＳ用コンタクトホールを形成する工程を更に有することが出来る。
更に、前記ＮＭＯＳ用コンタクトホールを形成する工程では、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極上にゲート用コンタクトホールを更に形成することが出来る。
更に、前記ＰＭＯＳ用コンタクトホールが楕円形状を有し、前記ＮＭＯＳ用コンタクトホールが円形状を有していてもよい。
前記ＰＭＯＳ用コンタクトホールが、複数の楕円形状のコンタクトホールを含んでもよい。
以下、図面を参照し、本発明の実施形態について詳細に説明する。
（第１実施形態）
図１から図１１を参照して第１実施形態の半導体装置の製造方法を説明する。はじめに、公知の半導体装置の製造プロセスを用いて、半導体基板（シリコン基板）１１上で、分離領域１２により区画されたＰＭＯＳ形成領域（ＰＭＯＳ領域）１３及びＮＭＯＳ形成領域（ＮＭＯＳ領域）１４内にそれぞれ、ＰＭＯＳゲート電極１７を含むＰＭＯＳトランジスタ、及び、ＮＭＯＳゲート電極１８を含むＮＭＯＳトランジスタを形成する。また、ＰＭＯＳ領域１３及びＮＭＯＳ領域１４には、それぞれ各トランジスタのソース／ドレイン拡散層上に、選択成長法で堆積されたＰ＋拡散層（不純物シリコン層）１５、及び、Ｎ＋拡散層（不純物シリコン層）１６がそれぞれコンタクト層として形成されている。ここで、ＰＭＯＳトランジスタは、周辺回路領域に、また、ＮＭＯＳトランジスタは、周辺回路領域及びメモリセル領域の双方に形成する。その後に、これらトランジスタを覆って、層間絶縁膜１９を堆積する（図１）。
次に、通常のコンタクトホールの開口（エッチング）プロセスを用い、Ｐ＋拡散層１５上にのみ、層間絶縁膜１９を貫通するコンタクトホール（ＰＭＯＳ用コンタクトホール）２０を開口する（図２）。このとき、コンタクトホール２０の底部がゲート酸化膜２１の底面よりも下になるように、コンタクトホール２０を形成する。次に、コンタクト抵抗の低減を目的として、ボロン（Ｂ）又はフッ化ボロン（ＢＦ２）を、マスクを用いずに全面に注入し、ボロン注入層２２を形成する（図３）。このとき、Ｂ又はＢＦ２の注入は、１〜７度の角度をもって実施することにより、コンタクトホール２０の底部及びＰ＋拡散層１５に接した側面にもボロンを注入し、ボロン（Ｂ）注入層２２を形成する。なお、このＢ注入層２２の形成はイオン注入法には限らない。
次に、ゲルマン（ＧｅＨ４）をソースガスとして用いたＣＶＤ法により、ゲルマニウム（Ｇｅ）をコンタクトホール２０の底部に選択的に成長し、Ｇｅ成長層２３を形成する（図４）。次に、熱処理を用い、Ｇｅ成長層２３のうちでコンタクトホール２０の底部及びその近傍部分を、ＳｉＧｅ層２４に変える（図５）。次に、通常のリソグラフィとドライエッチング法により、層間絶縁膜１９を貫通するコンタクトホール（ＮＭＯＳ用コンタクトホール及びゲート用コンタクトホール）２５を、Ｎ＋拡散層１６上と、ＰＭＯＳゲート電極１７及びＮＭＯＳゲート電極１８上とに、開口する（図６）。次に、Ｎ＋コンタクトの抵抗低減を目的として、リン（Ｐ)を全面に注入し、Ｐ注入層（Ｎ＋層）２６を形成する（図７）。次に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を堆積し、Ｔｉ／ＴｉＮ積層膜２７を全面に形成する（図８）。次いで、熱処理を施し、Ｎ＋拡散層１６上にチタンシリサイド層２８を形成する（図９）。なお、コンタクトホール２０、２５の底部に形成するこのシリサイド層２８は、チタンシリサイドに限ることはなく、成膜金属種を変更することにより、ニッケル（Ｎｉ）シリサイドやコバルト（Ｃｏ）シリサイドを形成してもよい。
次に、タングステン（Ｗ）をＣＶＤ法により堆積し、Ｗ−ＣＶＤ膜２９を形成する（図１０）。次いで、ＣＭＰ法により、層間絶縁膜１９上のＷ−ＣＶＤ膜２９及びＴｉ／ＴｉＮ積層膜２７を除去して、各コンタクトホール２０、２５内にタングステンのプラグ（Ｗプラグ）３０を形成する（図１１）。これにより、ＤＲＡＭ装置の周辺回路領域のＰＭＯＳトランジスタと、周辺回路領域のＮＭＯＳトランジスタ及びメモリセル領域のＮＭＯＳトランジスタとが完成する。その上部には、メモリセルのキャパシタ及びビット線を含むＤＲＡＭ装置の上部構造が形成される。
図１２は、コンタクトホール２０、２５のレイアウト形状の一例を示す。同図に示すように、シリコン基板の活性領域３１上に形成するコンタクトホール２０、２５の形状を、ゲート電極１７、１８に平行に配置された楕円形状とすることにより、ゲート電極１７、１８に対して効率的に圧縮応力を供給できるレイアウトが得られる。また、図１３に別例として示すように、図１２のシリコン上のコンタクトホール２０、２５を数カ所で破断した構造とする複数の楕円形状のコンタクトホール２０Ａ、２５Ａを採用することも出来る。つまり、ゲート電極１７、１８と平行な部分の長さを変えて、複数の楕円形状のコンタクトホール２０Ａ、２５Ａを形成することにより、ゲート電極１７、１８に与える圧縮応力を調整することが可能になる。これにより、ＰＭＯＳトランジスタのオン電流を制御することが可能になる。
また、図１２、１３の楕円構造に代えて、図１４に示すように、円形状のコンタクトホール２０Ｂ、２５Ｂを配置し、その数を適宜選択することによっても、圧縮応力を調整できる。更に、楕円形状のコンタクトホールは、ＮＭＯＳ形成領域１４では配置する必要がないので、図１５に示すように、同一チップ上で、ＰＭＯＳ領域１３に形成した楕円形状のコンタクトホール２０、２５と、ＮＭＯＳ領域１４に形成した円形状のコンタクトホール２０Ｂ、２５Ｂとを含む２種類のコンタクトホールが混在するレイアウトとしてもよい。
上記実施形態の製造プロセスにおいて、リソグラフィー工程で使用されるマスク数は、コンタクトホール２０、２５の開口に必要な２枚であり、ＰＭＯＳトランジスタのソース／ドレイン拡散層内に底部を有するＳｉＧｅ層を形成しても、従来のプロセスからマスク数が増加することはない。ＰＭＯＳトランジスタのソース／ドレイン拡散層内に形成したＳｉＧｅ層２４により、基板側に圧縮応力による歪が生じるため、ＰＭＯＳトランジスタのオン電流が向上する。
（第２実施形態）
以下、図１６から図２６を参照して、第２実施形態の製造方法を説明する。はじめに、通常の半導体装置の製造プロセスを用いて、図１６に示すように、図１の選択成長層１５、１６を有しない以外は、図１に示す構造と同様な構造を有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成し、ゲート電極１７、１８を覆う層間絶縁膜１９を堆積する。次に、通常のコンタクトホールの開口プロセスを用いて、シリコン基板１１内のＰＭＯＳ領域１３のソース／ドレイン拡散層（Ｐ＋拡散層）上にＰＭＯＳ用コンタクトホール２０を開口する（図１７）。このとき、コンタクトホール２０の底部は、ゲート酸化膜２１の底面よりも下になるようにする。
次に、コンタクト抵抗の低減を目的としてＢ又はＢＦ２を、マスクを用いずに全面に注入する（図１８）。このとき、Ｂ又はＢＦ２の注入は、１〜７度の角度をもって実施することにより、コンタクトホールの底部及び側面に注入してＢ注入層２２を形成する。ただし、このＢ注入層２２の形成はイオン注入法に限らない。次に、ＧｅＨ４（ゲルマン）をソースガスとして用いたＣＶＤ法により、Ｇｅをコンタクトホールの底部に選択的に成長し、Ｇｅ成長層２３を形成する（図１９）。次に、熱処理によりＧｅ成長層２３とシリコンとを反応させて、コンタクトホール２０の底部のみにＳｉＧｅ層２４を形成する（図２０）。
次に、Ｎ＋拡散層、及び、ゲート電極１７、１８上に、通常のリソグラフィとドライエッチング法により、ＮＭＯＳ用及びゲート用のコンタクトホール２５を開口する（図２１）。次に、Ｎ＋コンタクトの抵抗低減を目的としてＰ（リン）を全面に注入し、Ｐ注入層２６を形成する（図２２）。次に、Ｔｉ及びＴｉＮを堆積しＴｉ／ＴｉＮ積層膜２７を形成する（図２３）。この後に熱処理を施し、Ｎ＋拡散層上にＴｉシリサイド層２８を形成する（図２４）。この場合、コンタクトホール２５の底部に形成するシリサイド層はＴｉシリサイドに限ることはなく、成膜種を変えることにより、Ｎｉ（ニッケル）シリサイドや、Ｃｏ（コバルト）シリサイドを形成した場合でも同様の効果が得られる。
次に、タングステンをＣＶＤ法により堆積し、Ｗ−ＣＶＤ膜２９を形成する（図２５）。この後に、ＣＭＰ法により層間絶縁膜１９表面上のＷ―ＣＶＤ膜２９とＴｉＮ膜及びＴｉシリサイド層とを除去して、タングステンを含むプラグ３０を形成する（図２６）。これによって、ＤＲＡＭ装置の周辺回路領域のＰＭＯＳトランジスタと、周辺回路領域及びメモリセル領域のＮＭＯＳトランジスタとが得られる。以降は、従来の製造プロセスを用いて、メモリセルのキャパシタ及び上部配線を含むＤＲＡＭ装置の上部構造を形成する。
コンタクトホール２０、２５のレイアウト形状は、例えば、図１２を参照して説明した第１実施形態におけるコンタクトホールのレイアウト形状と同様である。コンタクトホール２０、２５の形状を、ゲート電極１７、１８に平行に延びる楕円形状とすることにより、特にＰＭＯＳトランジスタのゲート電極に対して効率的に圧縮応力を供給できる。また、図１３に示すように、楕円形状のコンタクトホール２０、２５の一部を破断することにより、ゲート電極１７、１８と平行な領域を変化させ、ゲート電極に対する圧縮応力を調整可能なコンタクトホール２０Ａ、２５Ａが得られる。コンタクトホール２０Ａの長さを変化させることにより、ＰＭＯＳトランジスタの電流を制御することが可能になる。
また、円形状のコンタクトホール２０Ｂ、２５Ｂを配置し、その数を調整することによっても、ＰＭＯＳトランジスタの電流の制御が可能になる（図１４）。更に、楕円形状のコンタクトホールは、ＮＭＯＳトランジスタ側で配置する必要がないため、同一チップ上で楕円形状のコンタクトホール２０と、円形状のコンタクトホール２０Ｂとが混在するレイアウトとしてもよい（図１５）。以上の製造プロセスフローで、フォトリソグラフィーにおいて使用されるマスク数は２枚であり、従来のプロセスからのマスク数の増加はない。ＰＭＯＳトランジスタのソース／ドレイン拡散層内に底部を有するＳｉＧｅ層により、圧縮応力による歪が基板側に生じるため、ＰＭＯＳトランジスタのオン電流が向上する。
（第３実施形態）
本発明を６Ｆ２のセルレイアウトを有する微細構造のＤＲＡＭ装置に適用することが出来る。図２７は、６Ｆ２セルレイアウト構造を有するメモリセル領域の平面構造を例示している。ビット線３２の間隔は３Ｆであり、ワード線（トランスファゲート）３３の間隔は２Ｆである。各フィールド活性領域３５上には、それぞれがＬＤＤサイドウオール３４を有する２本のワード線３３が延びており、双方のワード線３３の間にはソース拡散層が、双方のワード線３３の外側にはドレイン拡散層がそれぞれ形成される。ソース／ドレイン拡散層には、それぞれコンタクトホール２５が開口し、そのコンタクトホール２５の底部には、選択成長法で形成されたＮ＋拡散層１６が形成されている。ビット線３２は、ワード線３３とほぼ直交して延びており、ソース拡散層上に形成されたコンタクトホール２５内のコンタクトプラグと接続している。各ドレイン拡散層は、図示しないキャパシタの下部電極に接続される。ソース／ドレイン拡散層に接続するコンタクトホール２５は、円形状のコンタクトホールであり、これは周辺回路領域のＮＭＯＳトランジスタも同様である。周辺回路領域のＰＭＯＳトランジスタのコンタクトホールは、図１２に示した形状の楕円形状のコンタクトホールである。
上記実施形態では、図２に示したコンタクトホールのエッチングの際に、コンタクトホールの深さを制御することにより、ＳｉＧｅ層が形成される深さを調整することが好ましい。この場合、圧縮応力の生じる場が調整可能となる。なお、エッチング深さは、少なくともソース／ドレイン拡散層の表面にまで達する深さとし、好ましくは、コンタクトホールの底部がゲート酸化膜の底面より下方になるように、更に好ましくは、コンタクトホール内に成長するＧｅ層の表面がソース／ドレイン拡散層の表面以下となるようにする。また、このコンタクトホールの断面を楕円形状とすることにより、圧縮応力がゲート電極に対して均等に加わる効果が得られる。
本発明の構成は、ＤＲＡＭ装置に好適に採用され、特に、６Ｆ２メモリセルレイアウトを有する微細構造のＤＲＡＭ装置に好適に採用される。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の第１実施形態に係る半導体装置の製造プロセスにおける一工程段階を示す断面図。 図１に後続する工程段階を示す断面図。 図２に後続する工程段階を示す断面図。 図３に後続する工程段階を示す断面図。 図４に後続する工程段階を示す断面図。 図５に後続する工程段階を示す断面図。 図６に後続する工程段階を示す断面図。 図７に後続する工程段階を示す断面図。 図８に後続する工程段階を示す断面図。 図９に後続する工程段階を示す断面図。 図１０に後続する工程段階を示す断面図。 作成されたコンタクトホールの形状及び配置を例示する平面図。 作成されたコンタクトホールの別の形状及び配置を例示する平面図。 作成されたコンタクトホールの別の形状及び配置を例示する平面図。 作成されたコンタクトホールの別の配置を例示する平面図。 本発明の第２の実施形態に係る半導体装置の製造プロセスにおける一工程段階を示す断面図。 図１６に後続する工程段階を示す断面図。 図１７に後続する工程段階を示す断面図。 図１８に後続する工程段階を示す断面図。 図１９に後続する工程段階を示す断面図。 図２０に後続する工程段階を示す断面図。 図２１に後続する工程段階を示す断面図。 図２２に後続する工程段階を示す断面図。 図２３に後続する工程段階を示す断面図。 図２４に後続する工程段階を示す断面図。 図２５に後続する工程段階を示す断面図。 本発明の第１の実施形態の構造を、６Ｆ２メモリセルレイアウトを有するＤＲＡＭ装置に適用した例を示すメモリセルアレイの平面図。
符号の説明
１１：シリコン基板
１２：分離領域
１３：ＰＭＯＳ形成領域
１４：ＮＭＯＳ形成領域
１５：選択成長Ｐ＋拡散層
１６：選択成長Ｎ＋拡散層
１７：ＰＭＯＳゲート電極
１８：ＮＭＯＳゲート電極
１９：層間絶縁膜
２０、２０Ａ、２０Ｂ：コンタクトホール
２１：ゲート酸化膜
２２：Ｂ注入層
２３：Ｇｅ成長層
２４：ＳｉＧｅ層
２５、２５Ａ、２５Ｂ：コンタクトホール
２６：Ｐ注入層
２７：Ｔｉ／ＴｉＮ積層膜
２８：Ｔｉシリサイド層
２９：Ｗ−ＣＶＤ膜
３０：プラグ
３１：活性領域
３２：ビット線
３３：ワード線（ゲート電極）
３４：ＬＤＤサイドウオール
３５：フィールド活性領域

Claims (13)

  1. シリコン基板上に形成されるＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタを覆う層間絶縁膜とを有する半導体装置において、
    前記層間絶縁膜を貫通し、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層に達するＰＭＯＳ用コンタクトホールと、
    前記ＰＭＯＳ用コンタクトホールの内部に形成され、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層内に底部を有するゲルマニウム・シリサイド（ＳｉＧｅ）層と、
    前記ＰＭＯＳ用コンタクトホール内で前記ＳｉＧｅ層に接するコンタクトプラグとを備えることを特徴とする半導体装置。
  2. 前記ＰＭＯＳ用コンタクトホールの底部が、前記ＰＭＯＳトランジスタのゲート酸化膜の底面よりも低い位置にある、請求項１に記載の半導体装置。
  3. 前記シリコン基板上に形成されるＮＭＯＳトランジスタと、前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタのソース／ドレイン拡散層に達するＮＭＯＳ用コンタクトホールを更に備え、該ＮＭＯＳ用コンタクトホールの底部は、前記ＰＭＯＳ用コンタクトホールの底部よりも浅い位置にある、請求項１又は２に記載の半導体装置。
  4. 前記ＰＭＯＳ用コンタクトホールが楕円形状を有し、前記ＮＭＯＳ用コンタクトホールが円形状を有する、請求項１〜３の何れか一に記載の半導体装置。
  5. 前記ＰＭＯＳ用コンタクトホールが、複数の楕円形状のコンタクトホールを含む、請求項４に記載の半導体装置。
  6. 前記シリコン基板上に形成されるＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース／ドレイン拡散層上に、選択成長法によって堆積された不純物含有シリコン層と、前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタの不純物含有シリコン層に接するコンタクトプラグを収容するＮＭＯＳ用コンタクトホールとを更に備え、前記ＰＭＯＳ用コンタクトホールは、前記不純物含有シリコン層を貫通して前記ソース／ドレイン拡散層に接している、請求項１に記載の半導体装置。
  7. 前記ＳｉＧｅ層は、前記ＰＭＯＳ用コンタクトホールの側面で前記不純物含有シリコン層に接している、請求項６に記載の半導体装置。
  8. シリコン基板内にそれぞれソース／ドレイン拡散層を有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成する工程と、
    前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通し、前記ＰＭＯＳトランジスタのソース／ドレイン拡散層に達するＰＭＯＳ用コンタクトホールを形成する工程と、
    前記ＰＭＯＳ用コンタクトホールの内部のソース／ドレイン拡散層上にゲルマニウムを堆積する工程と、
    前記堆積したゲルマニウムと前記ソース／ドレイン拡散層内のシリコンとを反応させて、ゲルマニウム・シリサイド層（ＳｉＧｅ層）を形成する工程と、
    前記ＰＭＯＳ用コンタクトホール内で前記ＳｉＧｅ層に接するコンタクトプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
  9. 前記層間絶縁膜を形成する工程に先立って、前記ソース／ドレイン拡散層上に不純物含有シリコン層を選択的に成長する工程を更に備える、請求項８に記載の半導体装置の製造方法。
  10. 前記層間絶縁膜を貫通し、前記ＮＭＯＳトランジスタのソース／ドレイン拡散層上に形成された不純物含有シリコン層に達するＮＭＯＳ用コンタクトホールを形成する工程を更に有する、請求項９に記載の半導体装置の製造方法。
  11. 前記ＮＭＯＳ用コンタクトホールを形成する工程では、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極上にゲート用コンタクトホールを更に形成する、請求項１０に記載の半導体装置の製造方法。
  12. 前記ＰＭＯＳ用コンタクトホールが楕円形状を有し、前記ＮＭＯＳ用コンタクトホールが円形状を有する、請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記ＰＭＯＳ用コンタクトホールが、複数の楕円形状のコンタクトホールを含む、請求項１２に記載の半導体装置の製造方法。
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