JP2015082506A - 半導体装置 - Google Patents

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尚由 川原
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Abstract

【課題】溝ゲートを有するトランジスタにおいて、オン電流として設定しうる値が離散的になることを抑制する。
【解決手段】第１トランジスタＴＲ１は、複数の第１溝ＴＲＮ１、第１ゲート絶縁膜ＧＩＮＳ１、及び第１ゲート電極ＧＥ１を有している。第１溝ＴＲＮ１は基板ＳＵＢに形成されており、平面視において互いに並んで配置されている。第１ゲート絶縁膜ＧＩＮＳ１は、第１溝ＴＲＮ１の少なくとも側面、及び基板ＳＵＢのうち複数の第１溝ＴＲＮ１の間に位置する領域の上に形成されている。第１ゲート電極ＧＥ１は、複数の第１溝ＴＲＮ１それぞれに埋め込まれるとともに、複数の第１溝ＴＲＮ１の間に位置する第１ゲート絶縁膜ＧＩＮＳ１の上に形成されている。そして、平面視において、少なくとも一つの第１溝ＴＲＮ１は円状溝ＣＴＲＮになっている。円状溝ＣＴＲＮは、外形線の５０％以上が曲線となっている。
【選択図】図１

Description

本発明は半導体装置に関し、例えば基板の溝に埋め込まれたゲート電極を有する半導体装置に適用可能な技術である。
トランジスタの微細化を進めるための技術の一つに、基板の溝にゲート電極を埋め込む方法（溝ゲート）がある。例えば特許文献１には、基板に、第１の方向に並んだ複数の溝を形成し、この溝の中及び溝の間に位置する基板の上にゲート電極を形成することが記載されている。また特許文献１には、溝の間隔が広がるにつれてトランジスタのオン抵抗が大きくなることが記載されている。
特開平１１−１０３０５８号公報
トランジスタのゲート幅は、トランジスタのオン電流を決める重要な要素の一つである。しかし、溝ゲートを有するトランジスタにおいて、ゲート幅は溝の数によって大きく値が変わるため、ゲート幅として設定しうる値は離散的になっていた。このため、トランジスタのオン電流として設定しうる値が離散的になる可能性があった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板及び第１トランジスタを備えている。第１トランジスタは、複数の第１溝、第１ゲート絶縁膜、及び第１ゲート電極を有している。第１溝は基板に形成されており、平面視において互いに並んで配置されている。第１ゲート絶縁膜は、第１溝の少なくとも側面、及び基板のうち複数の第１溝の間に位置する領域の上に形成されている。第１ゲート電極は、複数の第１溝それぞれに埋め込まれるとともに、複数の第１溝の間に位置する第１ゲート絶縁膜の上に形成されている。そして、平面視において、少なくとも一つの第１溝は円状溝になっている。円状溝は、外形線の５０％以上が曲線となっている。この曲線は、外側に向けて凸である。
前記一実施の形態によれば、溝ゲートを有するトランジスタにおいて、オン電流として設定しうる値が離散的になることを抑制できる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１から第１ゲート電極のうち第１溝より上に位置する部分を取り除いた図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 レチクルが有するパターンを説明するための図である。 パターンの形状及び大きさを固定した場合における補助パターンの大きさと、第１溝の扁平率の関係を示す図である。 第１トランジスタの占有面積を説明するための図である。 比較例に係るトランジスタ及びトランジスタの占有面積を説明するための図である。 第２の実施形態に係る半導体装置の構成を示す図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 図１０の変形例を説明するための図である。 第４の実施形態に係る半導体装置の構成を示す平面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１から第１ゲート電極ＧＥ１のうち第１溝ＴＲＮ１より上に位置する部分を取り除いた図である。図３は、図１のＡ−Ａ´断面図である。図４は、図１のＢ−Ｂ´断面図である。本実施形態に係る半導体装置ＳＤは、基板ＳＵＢ及び第１トランジスタＴＲ１を備えている。第１トランジスタＴＲ１は、複数の第１溝ＴＲＮ１、第１ゲート絶縁膜ＧＩＮＳ１、及び第１ゲート電極ＧＥ１を有している。第１溝ＴＲＮ１は基板ＳＵＢに形成されており、平面視において互いに並んで配置されている。第１ゲート絶縁膜ＧＩＮＳ１は、第１溝ＴＲＮ１の少なくとも側面、及び基板ＳＵＢのうち複数の第１溝ＴＲＮ１の間に位置する領域の上に形成されている。第１ゲート電極ＧＥ１は、複数の第１溝ＴＲＮ１それぞれに埋め込まれるとともに、複数の第１溝ＴＲＮ１の間に位置する第１ゲート絶縁膜ＧＩＮＳ１の上に形成されている。そして、平面視において、少なくとも一つの第１溝ＴＲＮ１は円状溝ＣＴＲＮになっている。円状溝ＣＴＲＮは、外形線の５０％以上が曲線となっている。この曲線は、外側に向けて凸である。以下、詳細に説明する。
基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢには素子分離膜ＥＩが埋め込まれている。素子分離膜ＥＩは、第１トランジスタＴＲ１が形成されている領域を、他の領域から分離している。素子分離膜ＥＩは、例えばトレンチアイソレーション法を用いて形成されているが、ＬＯＣＯＳ酸化法を用いて形成されていてもよい。
基板ＳＵＢには、複数の第１溝ＴＲＮ１が形成されている。複数の第１溝ＴＲＮ１は、第１の方向（例えば図１におけるｙ方向）に、等間隔で並んで配置されている。そして、第１溝ＴＲＮ１の少なくとも一つは、円状溝ＣＴＲＮとなっている。本図に示す例では、すべての第１溝ＴＲＮ１は円状溝ＣＴＲＮになっている。また、円状溝ＣＴＲＮは、楕円又は円となっている。
なお、図１，２，４に示す例において、第１ゲート電極ＧＥ１のうち第１溝ＴＲＮ１内に位置する部分（ゲート下部ＧＥ１１）の幅（図１，２，４のｘ方向）と、第１ゲート電極ＧＥ１のうち第１溝ＴＲＮ１よりも上部に位置する部分（ゲート上部ＧＥ１２）の幅は、互いに同じである。ただし、ゲート上部ＧＥ１２の幅は、ゲート下部ＧＥ１１の幅と異なっていてもよい。
基板ＳＵＢには、ソースＳＯＵ及びドレインＤＲＮが形成されている。ソースＳＯＵ及びドレインＤＲＮは、基板ＳＵＢに不純物を導入することにより形成されている。平面視において、ソースＳＯＵ及びドレインＤＲＮは、第１ゲート電極ＧＥ１を介して互いに対向している。
第１ゲート電極ＧＥ１のうち半導体装置ＳＤの上に位置する部分の幅をＬｓｗ１（図２参照）として、第１溝ＴＲＮ１の外形線の長さの半値をＬｓｗ２（図２参照）とした場合、第１トランジスタＴＲ１の等価回路は、ゲート長がＬｓｗ１のトランジスタと、ゲート長がＬｓｗ２のトランジスタを並列に接続したものになる。そして、円状溝ＣＴＲＮのうち曲線となっている部分の長さや円状溝ＣＴＲＮの扁平率を変化させると、第１トランジスタＴＲ１のオン電流は連続的に変化する。従って、以下に示すように、トランジスタのオン電流として設定しうる値が離散的になることを抑制できる。
ＭＯＳトランジスタのオン電流Ｉｏｎは、以下の式（１）で示される。
Ｉｏｎ＝ＷμＣｏｘ／Ｌ×｛（Ｖｇ−Ｖｔ）Ｖｄ−Ｖｄ２／２｝・・・（１）
ここで、Ｗはゲート幅であり、μは電子の移動度であり、Ｃｏｘはゲート酸化膜の単位容量であり、Ｌはゲート長である。また、Ｖｇはゲート電圧であり、Ｖｔは閾値電圧であり、Ｖｄはドレイン電圧である。
そして、円状溝ＣＴＲＮが真円の場合、Ｌｓｗ２は約１．５７×Ｌｓｗ１である。そして、円状溝ＣＴＲＮの扁平率を調整すると、Ｌｓｗ２はＬｓｗ１の１倍〜１．５７倍の間の任意の値を取ることができる。このため、円状溝ＣＴＲＮの扁平率を調整することにより、第１トランジスタＴＲ１のうちゲート長がＬｓｗ２のトランジスタに該当する部分Ｉｏｎは、Ｌ＝Ｌｓｗ１の場合のＩｏｎを１とした場合、０．６４〜１の間で調整することができる。
なお、本図に示す例では、第１ゲート絶縁膜ＧＩＮＳ１は第１溝ＴＲＮ１の底面にも形成されている。また、複数の第１溝ＴＲＮ１が並んでいる方向において、複数の第１溝ＴＲＮ１のうち最も素子分離膜ＥＩに近い第１溝ＴＲＮ１と素子分離膜ＥＩとの距離は、隣り合う２つの第１溝ＴＲＮ１の距離の半分であるのが好ましい。
次に、第１トランジスタＴＲ１の製造方法を説明する。まず、基板ＳＵＢに素子分離膜ＥＩを形成する。次いで、第１トランジスタＴＲ１に第１溝ＴＲＮ１を形成する。第１溝ＴＲＮ１は、例えば以下のようにして形成される。
まず、基板ＳＵＢ及び素子分離膜ＥＩの上に、ハードマスク膜（例えばＳｉＯ２膜とＳｉＮ膜の積層膜）を形成する。次いで、このハードマスク膜の上にレジスト膜を形成し、このレジスト膜を、レチクルＭＳＫ（図５を用いて後述）を用いて露光し、その後現像する。これにより、レジスト膜には開口パターンが形成される。次いで、この開口パターンをマスクとしてハードマスク膜をエッチングする。これにより、ハードマスク膜には開口パターンが形成される。その後、ハードマスク膜をマスクとして、基板ＳＵＢをエッチングする。これにより、複数の第１溝ＴＲＮ１が形成される。
次いで、基板ＳＵＢに第１ゲート絶縁膜ＧＩＮＳ１を形成する。第１ゲート絶縁膜ＧＩＮＳ１は、例えば基板ＳＵＢを熱酸化することにより形成される。ただし第１ゲート絶縁膜ＧＩＮＳ１は、ＣＶＤ法やスパッタリング法などの堆積法によって形成されてもよい。
次いで、第１溝ＴＲＮ１内、基板ＳＵＢ上、及び素子分離膜ＥＩ上に、導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜上にマスクパターン（例えばレジストパターン）を形成し、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第１ゲート電極ＧＥ１が形成される。次いで、第１ゲート電極ＧＥ１及び素子分離膜ＥＩをマスクとして、基板ＳＵＢに不純物をイオン注入する。これにより、ソースＳＯＵ及びドレインＤＲＮが形成される。
図５は、レチクルＭＳＫが有するパターンを説明するための図である。本図に示す例において、レチクルＭＳＫは第１溝ＴＲＮ１を形成するためのパターンＰＴＮ１と、その周囲に配置されている補助パターンＰＴＮ２を有している。パターンＰＴＮ１及び補助パターンＰＴＮ２は、いずれも矩形である。補助パターンＰＴＮ２はパターンＰＴＮ１よりも小さく、パターンＰＴＮ１の４つの角それぞれの近くに配置されている。そして補助パターンＰＴＮ２の大きさや位置などを調整することにより、第１溝ＴＲＮ１の扁平率を調整することができる。
図６は、パターンＰＴＮ１の形状及び大きさを固定した場合における補助パターンＰＴＮ２の大きさと、第１溝ＴＲＮ１の扁平率の関係を示している。なお図６において、扁平率を示す指標として、Ｌｓｗ２／Ｌｓｗ１（図２参照）を使用している。そして、Ｌｓｗ２／Ｌｓｗ１が小さいほど、扁平率が大きい。この図から、補助パターンＰＴＮ２の大きさを調整することにより、第１溝ＴＲＮ１の扁平率を調整できることがわかる。
なお、レジストがポジ型の場合、パターンＰＴＮ１及び補助パターンＰＴＮ２は、レチクルＭＳＫのうち遮光膜が形成されていない部分である。逆にレジストがネガ型の場合、パターンＰＴＮ１及び補助パターンＰＴＮ２は、レチクルＭＳＫのうち遮光膜が形成されている領域である。
次に、図７及び図８を用いて、第１トランジスタＴＲ１の占有面積について説明する。なお、図７，８において横方向に伸びる幅ａの点線は、ゲート幅のうち深さ方向に伸びる部分を意味している。
図７は、本実施形態において、ゲート長がＬｓｗ１であるトランジスタのゲート幅、及びゲート長がＬｓｗ２であるトランジスタのゲート幅を示している。本図に示すように、４つの円状溝ＣＴＲＮを間隔ａで配置し、円状溝ＣＴＲＮの深さをａとし、かつ最も端の円状溝ＣＴＲＮと素子分離膜ＥＩの距離をａ／２とした場合、ゲート長がＬｓｗ１であるトランジスタのゲート幅は１０ａになり、ゲート長がＬｓｗ２であるトランジスタのゲート幅も１０ａになる。この場合、第１トランジスタＴＲ１のゲート幅Ｗ１は１０ａとなる。そして、ソースＳＯＵ及びドレインＤＲＮの幅をＤとした場合、第１トランジスタＴＲ１の占有面積Ｓ１は、１０ａ×（２Ｄ＋Ｌｓｗ１）となる。
図８は、ゲート長がＬｓｗ１であるトランジスタＴＲ３とゲート長がＬｓｗ２であるトランジスタＴＲ４とを別々に形成し、かつトランジスタＴＲ３のゲート幅Ｗ２を１０ａとして、トランジスタＴＲ４のゲート幅Ｗ３も１０ａとした場合を示している。この場合、トランジスタのゲート幅Ｗ２は６ａとなる。そして、トランジスタＴＲ３及びトランジスタＴＲ４の占有面積Ｓ２は、６ａ×（４Ｄ＋Ｌｓｗ１＋Ｌｓｗ２）となる。
ここで、Ｄ＝０．１５μｍ、Ｌｓｗ１＝０．１５μｍ、Ｌｓｗ２＝０．３μｍとした場合、Ｓ２／Ｓ１は０．７１４となる。このように、第１トランジスタＴＲ１の占有面積は小さい。
以上、本実施形態によれば、円状溝ＣＴＲＮの扁平率を調節することにより、第１トランジスタＴＲ１のＩｏｎを連続的に変更することができる。また、第１トランジスタＴＲ１の占有面積を変えなくても、Ｉｏｎを変えることができる。さらに、第１トランジスタＴＲ１の占有面積は大きくならないため、第１トランジスタＴＲ１を微細化することができる。
また、すでに設計されているプレーナー型のトランジスタ（すなわち溝ゲートを有していないトランジスタ）に対して、適切な数の円状溝ＣＴＲＮを導入することによって、トランジスタの占有領域を変更しなくても、そのトランジスタのオン電流を調整することができる。このため、トランジスタのオン電流を調整する際に、半導体装置のうち他の部分（例えば配線レイアウト）を変更する必要がなくなる。
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの構成を示す図である。本実施形態に係る半導体装置ＳＤは、第１トランジスタＴＲ１の一部のみが円状溝ＣＴＲＮになっている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本実施形態によっても、第１の実施形態に係る半導体装置ＳＤと同様の効果が得られる。また、円状溝ＣＴＲＮの扁平率に加えて、円状溝ＣＴＲＮの数（第１溝ＴＲＮ１における円状溝ＣＴＲＮの割合）も変えているため、さらにＩｏｎの調整幅が大きくなる。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、複数の第１トランジスタＴＲ１を有している点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。図１０において、複数の第１トランジスタＴＲ１が有する円状溝ＣＴＲＮの数は、互いに同一である。また、複数の第１トランジスタＴＲ１を比較した場合、円状溝ＣＴＲＮの位置も同一になっている
なお、図１１に示すように、複数の第１トランジスタＴＲ１が有する円状溝ＣＴＲＮの数は、互いに異なっていてもよい。
本実施形態によっても、第１又は第２の実施形態に係る半導体装置ＳＤと同様の効果が得られる。また、すでに設計されている複数のプレーナー型のトランジスタのそれぞれのオン電流Ｉｏｎを、レイアウトを変更することなく互いに独立して変えることができる。
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、第１トランジスタＴＲ１の他に第２トランジスタＴＲ２を有している点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。本図は、第１トランジスタＴＲ１が第１の実施形態と同様の場合を示している。
第２トランジスタＴＲ２は、円状溝ＣＴＲＮを有していない点を除いて、第１トランジスタＴＲ１と同様の構成を有している。具体的には、第２トランジスタＴＲ２は、複数の第２溝ＴＲＮ２、第２ゲート絶縁膜ＧＩＮＳ２、及び第２ゲート電極ＧＥ２を有している。複数の第２溝ＴＲＮ２は、平面視において互いに並んでいる。第２ゲート絶縁膜ＧＩＮＳ２は、複数の第２溝ＴＲＮ２の少なくとも側面、及び基板ＳＵＢのうち複数の第２溝ＴＲＮ２の間に位置する領域の上のそれぞれに形成されている。第２ゲート絶縁膜ＧＩＮＳ２は、第２溝ＴＲＮ２の底面にも形成されていてもよい。第２ゲート電極ＧＥ２は、複数の第２溝ＴＲＮ２それぞれに埋め込まれるとともに、第２ゲート絶縁膜ＧＩＮＳ２のうち複数の第２溝ＴＲＮ２の間に位置する領域の上に形成されている。そして、平面視において、複数の第２溝ＴＲＮ２は、いずれも外形線のうち曲線となっている部分の割合が２０％以下である。第２溝ＴＲＮ２の平面形状は、例えば矩形である。また、平面視において、複数の第２溝ＴＲＮ２の形状は互いに同一である。
本実施形態によっても、第１〜第３の実施形態のいずれかと同様の効果を得ることができる。また、すでに設計されている複数のプレーナー型のトランジスタの一部のみ、オン電流Ｉｏｎを変えることができる。
（第５の実施形態）
図１３は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本図は、第１の実施形態における図４に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第４の実施形態のいずれかに係る半導体装置ＳＤと同様の構成である。
まず、第１ゲート電極ＧＥ１のうち第１溝ＴＲＮ１より上に位置している部分（ゲート上部ＧＥ１２）の側面には、サイドウォールＳＷが形成されている。また、平面視において、第１ゲート電極ＧＥ１のうち第１溝ＴＲＮ１の中に位置する部分（ゲート下部ＧＥ１１）と、ゲート上部ＧＥ１２との間にずれが生じている。そして、ゲート下部ＧＥ１１のうち、このずれに起因してゲート上部ＧＥ１２に覆われていない部分、及びその部分に接する第１ゲート絶縁膜ＧＩＮＳ１は、サイドウォールＳＷによって覆われている。
本実施形態によっても、第１〜第４の実施形態のいずれかと同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＴＲＮ 円状溝
ＤＲＮ ドレイン
ＥＩ 素子分離膜
ＧＥ１ 第１ゲート電極
ＧＥ１１ ゲート下部
ＧＥ１２ ゲート上部
ＧＥ２ 第２ゲート電極
ＭＳＫ レチクル
ＰＴＮ１ パターン
ＰＴＮ２ 補助パターン
ＳＤ 半導体装置
ＳＵＢ 基板
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲＮ１ 第１溝
ＴＲＮ２ 第２溝

Claims (5)

  1. 基板と、
    前記基板を用いて形成された第１トランジスタと、
    を備え、
    前記第１トランジスタは、
    前記基板に形成されており、平面視において互いに並んでいる複数の第１溝と、
    前記複数の第１溝の少なくとも側面、及び前記複数の第１溝の間に位置する前記基板の上のそれぞれに形成された第１ゲート絶縁膜と、
    前記複数の第１溝それぞれに埋め込まれるとともに前記複数の第１溝の間に位置する前記第１ゲート絶縁膜の上に形成された第１ゲート電極と、
    を備え、
    平面視において、少なくとも一つの前記第１溝は、外形線の５０％以上が曲線となっている円状溝であり、かつ前記曲線は外側に向けて凸である半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記円状溝の外形は楕円又は円である半導体装置。
  3. 請求項１に記載の半導体装置において、
    複数の前記第１トランジスタを有している半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記円状溝は、前記複数の第１溝の一部である半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記基板を用いて形成された第２トランジスタを備え、
    前記第２トランジスタは、
    前記基板に形成されており、平面視において互いに並んでいる複数の第２溝と、
    前記複数の第２溝の少なくとも側面、及び前記複数の第２溝の間に位置する前記基板の上のそれぞれに形成された第２ゲート絶縁膜と、
    前記複数の第２溝それぞれに埋め込まれるとともに前記複数の第２溝の間に位置する前記第２ゲート絶縁膜の上に形成された第２ゲート電極と、
    を備え、
    平面視において、前記複数の第２溝は、いずれも外形線のうち曲線となっている部分の割合が２０％以下である半導体装置。
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