JP2015050336A - 半導体装置 - Google Patents

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Abstract

【課題】埋込ゲート電極を有するトランジスタを微細化する。【解決手段】ゲート電極ＧＥは基板ＳＵＢ上に形成されており、素子形成領域ＤＦＲの第１辺ＳＩＤ１に平行な方向に延在している。ゲート電極ＧＥは素子形成領域ＤＦＲを横切っている。複数の埋込ゲート電極ＢＧＥは、素子形成領域ＤＦＲに位置する基板ＳＵＢに埋め込まれており、平面視においてゲート電極ＧＥと一部が重なっている。複数の埋込ゲート電極ＢＧＥは、素子形成領域ＤＦＲの第１辺に対して斜めに延在しており、かつたがいに平行である。そして埋込ゲート電極ＢＧＥのうち第１辺ＳＩＤ１に対向している第１端部、および素子形成領域ＤＦＲの第２辺ＳＩＤ２に対向している第２端部は、いずれも第１辺ＳＩＤ１に対して平行である。【選択図】図１

Description

本発明は、半導体装置に関し、例えば埋込ゲート電極を有する半導体装置に適用可能な技術である。
近年は、トランジスタのチャネル領域を広げることを目的として、トランジスタのゲート電極を基板に埋め込むことが検討されている。
例えば特許文献１には、溝に埋め込まれた埋込ゲート電極の幅を、チャネル長方向に変化させることが記載されている。具体的には、埋込ゲート電極の幅は、中央が最も太く、ソース（又はドレイン）に近づくにつれて細くなっている。
また特許文献２には、ｎ型トランジスタとｐ型トランジスタのそれぞれにおいて埋込ゲート電極を設け、かつ、ｎ型トランジスタの埋込ゲート電極を、ゲート電極に対して斜めに配置することが記載されている。
特開２０１３−３３７９９号公報 特開２００７−３５９５７号公報
近年は、半導体装置に対して微細化が求められている。これに対して埋込ゲート電極を有するトランジスタは、埋込ゲート電極にある程度の幅（チャネル長方向における長さ）が必要であるため、微細化が難しかった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板、素子分離膜、複数の埋込ゲート電極、並びにソース領域及びドレイン領域を備えている。基板は素子形成領域を有している。素子形成領域は矩形であり、第１辺、第２辺、第３辺、及び第４辺を有している。第２辺は第１辺に対向しており、第３辺及び第４辺は残りの２辺である。素子分離膜は基板に形成されており、素子形成領域を囲んでいる。複数の埋込ゲート電極は、素子形成領域に位置する基板に埋め込まれている。複数の埋込ゲート電極は、素子形成領域の第１辺に対して斜めに延在しており、かつたがいに平行である。ソース領域及びドレイン領域は素子形成領域に位置する基板に形成されており、第３辺に平行な方向に互いに離れている。そしてソース領域及びドレイン領域は埋込ゲート電極を介して互いに対向している。そして埋込ゲート電極のうち第１辺に対向している第１端部、および第２辺に対向している第２端部は、いずれも第１辺に対して平行である。
前記一実施の形態によれば、埋込ゲート電極を有するトランジスタを微細化することができる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 半導体装置の製造方法を説明する図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
また、下記の各実施形態において、平行とは、幾何学的に平行である必要はなく、多少の傾き（例えば１０°以下の傾き）を有していても良い。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図であり、図３は図１のＢ−Ｂ´断面図である。なお、図１において、ゲート絶縁膜ＧＩＮＳ、シリサイドＳＩＬ、及びサイドウォールＳＷは省略されている。
本実施形態に係る半導体装置ＳＤは、基板ＳＵＢ、素子分離膜ＳＴＩ、複数の埋込ゲート電極ＢＧＥ、並びにソース領域ＳＯＵ及びドレイン領域ＤＲＮを備えている。基板ＳＵＢは素子形成領域ＤＦＲを有している。素子形成領域ＤＦＲは矩形であり、第１辺ＳＩＤ１、第２辺ＳＩＤ２、第３辺ＳＩＤ３、及び第４辺ＳＩＤ４を有している。第２辺ＳＩＤ２は第１辺ＳＩＤ１に対向しており、第３辺ＳＩＤ３及び第４辺ＳＩＤ４は残りの２辺である。素子分離膜ＳＴＩは基板ＳＵＢに形成されており、素子形成領域ＤＦＲを囲んでいる。複数の埋込ゲート電極ＢＧＥは、素子形成領域ＤＦＲに位置する基板ＳＵＢに埋め込まれている。複数の埋込ゲート電極ＢＧＥは、素子形成領域ＤＦＲの第１辺に対して斜めに延在しており、かつたがいに平行である。
ソース領域ＳＯＵ及びドレイン領域ＤＲＮは素子形成領域ＤＦＲに位置する基板ＳＵＢに形成されており、第３辺ＳＩＤ３に平行な方向に互いに離れている。そしてソース領域ＳＯＵ及びドレイン領域ＤＲＮは埋込ゲート電極ＢＧＥを介して互いに対向している。そして埋込ゲート電極ＢＧＥのうち第１辺ＳＩＤ１に対向している第１端部、および第２辺ＳＩＤ２に対向している第２端部は、いずれも第１辺ＳＩＤ１に対して平行である。以下、詳細に説明する。
まず、図１を用いて半導体装置ＳＤを説明する。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢがシリコン基板である場合、基板ＳＵＢの表面は、例えば（１００）面となっている。基板ＳＵＢには素子形成領域ＤＦＲが設けられている。素子形成領域ＤＦＲは、素子分離膜ＳＴＩによって他の領域から分離されている。素子分離膜ＳＴＩは、酸化シリコン膜などの絶縁膜であり、基板ＳＵＢに埋め込まれている。素子分離膜ＳＴＩが埋め込まれている溝は、埋込ゲート電極ＢＧＥが埋め込まれている溝（ゲートトレンチＧＴＲＮ）よりも深くてもよいし、ゲートトレンチＧＴＲＮと同じ深さであっても良い。後者の場合、素子分離膜ＳＴＩが埋め込まれている溝は、ゲートトレンチＧＴＲＮと同一工程で形成されている。
素子形成領域ＤＦＲには溝型のトランジスタが形成されている。このトランジスタは、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、埋込ゲート電極ＢＧＥ、ソース領域ＳＯＵ、及びドレイン領域ＤＲＮを有している。
ソース領域ＳＯＵ及びドレイン領域ＤＲＮは、基板ＳＵＢのうち素子形成領域ＤＦＲに位置する領域に形成されている。ソース領域ＳＯＵ及びドレイン領域ＤＲＮは、基板ＳＵＢに不純物を注入することにより形成されている。ソース領域ＳＯＵ及びドレイン領域ＤＲＮは、例えばｎ型の不純物領域であるが、ｐ型の不純物領域であっても良い。
ソース領域ＳＯＵとドレイン領域ＤＲＮの間には、ゲート電極ＧＥ及び埋込ゲート電極ＢＧＥが形成されている。言い換えると、ソース領域ＳＯＵおよびドレイン領域ＤＲＮは、基板ＳＵＢのうちゲート電極ＧＥと重なっている領域及び埋込ゲート電極ＢＧＥによって互いに分離されている。ゲート電極ＧＥは基板ＳＵＢ上に形成されており、埋込ゲート電極ＢＧＥは基板ＳＵＢに形成された溝に埋め込まれている。ゲート電極ＧＥ及び埋込ゲート電極ＢＧＥは一体に形成されている。ゲート電極ＧＥ及び埋込ゲート電極ＢＧＥは、例えばポリシリコンによって形成されているが、他の導電材料によって形成されていても良い。
ゲート電極ＧＥは、素子形成領域ＤＦＲの第１辺に平行に延在している。ゲート電極ＧＥの幅ｗ１は、例えば４０ｎｍの世代での微細加工技術で作成する場合、４０ｎｍ以上６０ｎｍ以下である。ゲート電極ＧＥは、配線も兼ねているため、素子形成領域ＤＦＲの外部まで延在している。
埋込ゲート電極ＢＧＥは、第１辺ＳＩＤ１に対して斜めに延在している。このため、平面視において、埋込ゲート電極ＢＧＥのうち第３辺ＳＩＤ３に対向する辺及び第４辺ＳＩＤ４に対向する辺は、後述する第１埋込ゲート電極ＢＧＥ１のうち第３辺ＳＩＤ３に対向する辺、及び第２埋込ゲート電極ＢＧＥ２のうち第４辺ＳＩＤ４に対向する辺を除いて、第１辺ＳＩＤ１に対して斜めに延在している。基板ＳＵＢがシリコン基板であり、かつ表面が（１００）面である場合、埋込ゲート電極ＢＧＥは第１辺ＳＩＤ１に対して４５°に延在しているのが好ましい。第３辺ＳＩＤ３に平行な方向における埋込ゲート電極ＢＧＥの幅ｗ２は、例えば４０ｎｍ世代での微細加工技術を使用する場合、４０ｎｍ以上８０ｎｍ以下である。なお、幅ｗ１、ｗ２は、上記した範囲以外の値であっても良い。幅ｗ１は、作成する微細加工技術の最少寸法に近い値であり、ｗ２は、ｗ１の寸法と同程度から２倍までの値が望ましい。
そして埋込ゲート電極ＢＧＥのうち第１辺ＳＩＤ１に面する端部及び第２辺ＳＩＤ２に面する辺は、いずれも第１辺ＳＩＤ１に平行、すなわちゲート電極ＧＥに平行になっている。このため、平面視において、埋込ゲート電極ＢＧＥは、第３辺ＳＩＤ３に最も近い第１埋込ゲート電極ＢＧＥ１および第４辺ＳＩＤ４に最も近い第２埋込ゲート電極ＢＧＥ２を除いて、平行四辺形となっている。
一方、第１埋込ゲート電極ＢＧＥ１は、第３辺ＳＩＤ３に面する辺が第３辺ＳＩＤ３に平行になっており、第２埋込ゲート電極ＢＧＥ２は、第４辺ＳＩＤ４に面する辺が第４辺ＳＩＤ４に平行になっている。このため、平面視において、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２は、直角三角形になっている。なお、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２は、いずれも素子分離膜ＳＴＩから離れている。これは、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２が素子分離膜ＳＴＩと重なっていると、この重なった部分の重なり量のばらつきに起因して、トランジスタの特性がばらつくためである。
ゲート電極ＧＥと基板ＳＵＢの間、及び埋込ゲート電極ＢＧＥと基板ＳＵＢの間には、ゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、例えば基板ＳＵＢを熱酸化することにより形成されている。ただしゲート絶縁膜ＧＩＮＳは、堆積法を用いて形成されていても良い。
また、ソース領域ＳＯＵはソースコンタクトＳＣＯＮに接続しており、ドレイン領域ＤＲＮはドレインコンタクトＤＣＯＮに接続している。ソースコンタクトＳＣＯＮ及びドレインコンタクトＤＣＯＮは、基板ＳＵＢ及び素子分離膜ＳＴＩ上に形成された層間絶縁膜（図示せず）に埋め込まれている。
次に、図２及び図３を用いて、半導体装置ＳＤの深さ方向の構造について説明する。図２に示すように、ゲート電極ＧＥのうち埋込ゲート電極ＢＧＥと重なっていない部分と基板ＳＵＢの間には、ゲート絶縁膜ＧＩＮＳが形成されている。また、ゲート電極ＧＥの上、ソース領域ＳＯＵの上、およびドレイン領域ＤＲＮの上には、シリサイドＳＩＬが形成されている。シリサイドＳＩＬは、例えばＮｉシリサイドであるが、ＣｏシリサイドやＴｉシリサイドなどの他の金属のシリサイドであってもよい。また、ゲート電極ＧＥの横には、サイドウォールＳＷが形成されている。
また、図３に示すように、埋込ゲート電極ＢＧＥと基板ＳＵＢの間にも、ゲート絶縁膜ＧＩＮＳが形成されている。
なお、基板ＳＵＢのうち素子形成領域ＤＦＲに位置する領域には、ウェルＷＥＬが形成されている。ソース領域ＳＯＵ、ドレイン領域ＤＲＮ、及びゲートトレンチＧＴＲＮは、ウェルＷＥＬに形成されている。
次に、図４を用いて、半導体装置ＳＤの製造方法について説明する。まず、図４（ａ）に示すように、基板ＳＵＢに溝を形成し、この溝の中に素子分離膜ＳＴＩを埋め込む。次いで、基板ＳＵＢ上にマスクパターン（図示せず）を形成する。このマスクパターンが有する開口は、埋込ゲート電極ＢＧＥと同様のパターンを有している。次いで、このマスクパターンをマスクとして基板ＳＵＢをエッチングする。これにより、基板ＳＵＢにはゲートトレンチＧＴＲＮが形成される。
次いで、基板ＳＵＢにウェルＷＥＬを形成するとともに、基板ＳＵＢに閾値調整用の不純物を注入する。
次いで、ゲートトレンチＧＴＲＮの内壁及び底面、並びに基板ＳＵＢの表面を熱酸化する、これにより、ゲート絶縁膜ＧＩＮＳが形成される。なお、基板ＳＵＢのうち素子分離膜ＳＴＩが形成されていない領域の表面にも酸化膜が形成されるが、図４（ａ）にはこの酸化膜は図示されていない。
次いで、図４（ｂ）に示すように、ゲートトレンチＧＴＲＮ内、基板ＳＵＢ上、及び素子分離膜ＳＴＩ上に、ゲート電極ＧＥ及び埋込ゲート電極ＢＧＥとなる導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜上にマスクパターンを形成し、このマスクパターンをマスクとして導電膜をエッチングする。これにより、ゲート電極ＧＥ及び埋込ゲート電極ＢＧＥが形成される。
その後、ゲート電極ＧＥの側面にサイドウォールＳＷを形成する。次いで、ゲート電極ＧＥ、サイドウォールＳＷ、および素子分離膜ＳＴＩをマスクとして、基板ＳＵＢに不純物を注入する。これにより、ソース領域ＳＯＵ及びドレイン領域ＤＲＮが形成される。さらに、ソース領域ＳＯＵ上、ドレイン領域ＤＲＮ上、及びゲート電極ＧＥ上に金属膜を形成し、この金属膜を熱処理する。これにより、シリサイドＳＩＬが形成される。その後、層間絶縁膜並びにソースコンタクトＳＣＯＮ及びドレインコンタクトＤＣＯＮを形成する。
なお、ゲートトレンチＧＴＲＮを、素子分離膜ＳＴＩを埋め込むための溝と同時に形成しても良い。この場合、素子分離膜ＳＴＩを溝に埋め込む工程において、ゲートトレンチＧＴＲＮにも絶縁物が埋め込まれる。このため、ゲート絶縁膜ＧＩＮＳを形成する前に、ゲートトレンチＧＴＲＮ内の絶縁物を除去する必要がある。
また、埋込ゲート電極ＢＧＥを形成した後、ゲート電極ＧＥを別工程で形成しても良い。
以上、本実施形態によれば、埋込ゲート電極ＢＧＥは素子形成領域ＤＦＲの第１辺に対して斜めに延在している。このため、素子形成領域ＤＦＲを大きくしなくても埋込ゲート電極ＢＧＥを長くすることができる。さらに、埋込ゲート電極ＢＧＥのうち第１辺ＳＩＤ１に対向している第１端部、および第２辺ＳＩＤ２に対向している第２端部は、いずれも第１辺ＳＩＤ１に対して平行である。このため、埋込ゲート電極ＢＧＥの平面形状が長方形の場合と比較して、素子形成領域ＤＦＲを大きくしなくても、埋込ゲート電極ＢＧＥの端部から素子分離膜ＳＴＩまでの距離を確保して、ソースコンタクトＳＣＯＮ及びドレインコンタクトＤＣＯＮを形成することができる。従って、埋込ゲート電極ＢＧＥを有するトランジスタを、チャネル長方向（図１におけるＸ方向）において微細化することができる。
また、埋込ゲート電極ＢＧＥのうち、素子形成領域ＤＦＲの第３辺ＳＩＤ３に最も近い第１埋込ゲート電極ＢＧＥ１において、第３辺ＳＩＤ３に面する辺は第３辺ＳＩＤ３に平行になっている。さらに、素子形成領域ＤＦＲの第４辺ＳＩＤ４に最も近い第２埋込ゲート電極ＢＧＥ２において、第４辺ＳＩＤ４に面する辺は第４辺ＳＩＤ４に平行になっている。従って、埋込ゲート電極ＢＧＥを有するトランジスタを、チャネル幅方向（図１におけるＹ方向）において微細化することができる。
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２の平面形状が台形である点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２の上底及び下底の長さを調節することにより、過去に設計されたプレーナー型のトランジスタの設計レイアウトを流用することができる。
具体的には、半導体装置が有する回路は、トランジスタの他に、配線や他の素子によって形成されている。このため、素子形成領域ＤＦＲの形状を変更すると、配線や他の素子のレイアウトも変更する必要が出てくる。従って、過去に設計されたプレーナー型のトランジスタの設計レイアウトを流用する場合、素子形成領域ＤＦＲの形状は変形できない場合が多い。
一方、埋込ゲート電極ＢＧＥの間隔は、トランジスタの特性を決める重要な要素の一つであるため、任意の値に設定することはできない。このため、単に埋込ゲート電極ＢＧＥを、トランジスタの特性を出すための間隔で配置した場合、既存のトランジスタが形成されていた素子形成領域ＤＦＲにうまく入らない場合が出てくる。これに対して本実施形態では、第１埋込ゲート電極ＢＧＥ１及び第２埋込ゲート電極ＢＧＥ２の上底及び下底の長さを調節することにより、既存のトランジスタが形成されていた素子形成領域ＤＦＲに複数の埋込ゲート電極ＢＧＥを所望の間隔で配置することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＧＥ 埋込ゲート電極
ＢＧＥ１ 第１埋込ゲート電極
ＢＧＥ２ 第２埋込ゲート電極
ＤＣＯＮ ドレインコンタクト
ＤＦＲ 素子形成領域
ＤＲＮ ドレイン領域
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＧＴＲＮ ゲートトレンチ
ＳＣＯＮ ソースコンタクト
ＳＤ 半導体装置
ＳＩＤ１ 第１辺
ＳＩＤ２ 第２辺
ＳＩＤ３ 第３辺
ＳＩＤ４ 第４辺
ＳＩＬ シリサイド
ＳＯＵ ソース領域
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＷＥＬ ウェル

Claims (4)

  1. 矩形であり、第１辺、前記第１辺に対向する第２辺、第３辺、及び第４辺を有する素子形成領域を有する基板と、
    前記基板に形成され、前記素子形成領域を囲む素子分離領域と、
    前記素子形成領域に位置する前記基板に埋め込まれ、平面視において、前記第１辺に対して斜めに延在しており、かつたがいに平行な複数の埋込ゲート電極と、
    前記素子形成領域に位置する前記基板に形成され、前記第３辺に平行な方向に互いに離れており、前記埋込ゲート電極を介して互いに対向している２つの不純物層と、
    を備え、
    前記複数の埋込ゲート電極のうち前記第１辺に対向している第１端部、および前記第２辺に対向している第２端部は、いずれも前記第１辺に対して平行である半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、
    前記複数の埋込ゲート電極のうち最も前記第３辺の近くに位置する第１埋込ゲート電極のうち前記第３辺に対向する辺は、前記第３辺に平行になっており、
    前記複数の埋込ゲート電極のうち最も前記第４辺の近くに位置する第２埋込ゲート電極のうち前記第４辺に対向する辺は、前記第４辺に平行になっている半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記第１埋込ゲート電極および前記第２埋込ゲート電極は三角形である半導体装置。
  4. 請求項２に記載の半導体装置において、
    平面視において、前記第１埋込ゲート電極および前記第２埋込ゲート電極は台形である半導体装置。
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