JP2007335808A - 半導体装置 - Google Patents

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Abstract

【課題】低雑音指数及び高最大発振周波数を実現する高周波ＬＳＩとしての「リング状ゲート電極を持つユニットセルをアレイ状に配置したＭＯＳＦＥＴ等の半導体装置」において、余分なゲート容量の付加を無くして、ノイズや最大発信周波数などの高周波特性を改善すると共に、ゲート電極が折れ曲がる部位の加工形状が不安定であっても、特性バラツキのを少なくする。
【解決手段】リング状のゲート電極を持つＭＯＳＦＥＴにおいて、リング状ゲート電極１とゲートコンタクト用パッド部６とを接続するゲート引き出し配線５は、ドレイン領域２及びソース領域３以外の領域、即ち、素子分離領域１０の上にて配置される。また、リング状ゲート電極１の折れ曲がり部１ａ〜１ｄを全て素子分離領域１０の上に形成する。
【選択図】図１

Description

本発明は、優れた高周波特性を持つＭＯＳＦＥＴのデバイス構造に関するものである。
近年、移動体通信市場は、ニーズの増大やシステムの高度化、移動通信技術の適用範囲の広がりにより拡大の一途にあり、移動通信サービス及び機器の市場規模が２０１０年では１１兆円にもなり得ると推定されている。これに伴い、通信機器、移動無線基地局、衛星通信、放送局などの用途にあったＧＨｚ領域の周波数帯を扱えるトランジスタ及びＩＣに対する期待は大きい。従来は、これらの目的を担う高周波アナログデバイスとして、ＧａＡｓ ＩＣ、シリコンバイポーラ及びＢｉＣＭＯＳ ＬＳＩが主体であった。
しかし、移動体通信において、ユーザの求める低価格や低消費電力の実現、又は１チップのアナログ・ディジタル混載ＬＳＩによるシステムの小型化の実現を考えたとき、ＣＭＯＳによる高性能な高周波ＬＳＩが市場から求められてきている。
高周波アナログ用シリコンデバイスとしてのＭＯＳＦＥＴは、バイポーラトランジスタ(以降ＢＪＴと記述する)に比較すると、以下のような特徴がある。
（１）高集積化が可能
ＢＪＴよりも微細加工が可能であり、チップ上での占有面積が小さい。
（２）低歪み特性
電流−電圧特性がＢＪＴでは指数特性であるが、ＭＯＳＦＥＴでは２乗特性となる。このため、２ｆ１±ｆ２、２ｆ２±ｆ１という隣接高調波が現れない。
（３）高利得及び高効率
ＭＯＳＦＥＴのディメンジョン（ゲート幅、ゲート長）の最適化により、高利得及び高効率が得られる。これによってモジュールの段数を低減することができるので、ＬＳＩの小型化及び低価格化が可能となる。
次に、高周波シリコンＭＯＳＦＥＴに求められる性能について説明する。
（１）トランスコンダクタンスｇｍの改善
ＭＯＳＦＥＴを高周波ＬＳＩ回路に適用するには、高利得を得るためにトランスコンダクタンスｇｍを大きくする必要がある。
ＭＯＳＦＥＴのドレイン電流Ｉｄは、以下の式で表すことができる。
Ｉｄ=１/２*Ｗ/Ｌ・μｎ・Ｃｏｘ・(Ｖｇｓ-Ｖｔ)２ （１）
よって、トランスコンダクタンスｇｍは、以下のように表される。
ｇｍ=ｄＩ/ｄＶ = (２μｎ・Ｃｏｘ・Ｉｄ・Ｗ/Ｌ)０.５ （２）
ここで、μｎは電子の移動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌは各々ゲート幅、ゲート長を表す。電流を一定とした場合、トランスコンダクタンスｇｍを大きくするためには、Ｗ/Ｌの比を大きくしなければならない。
（２）遮断周波数ｆＴの改善
遮断周波数ｆＴは、電流利得が１となる周波数を示し、デバイスの高周波特性を表す指標のひとつである。動作周波数の１０倍程度のマージンが必要となる。
ＦＥＴの遮断周波数ｆＴは以下の式で表すことができる。
ｆＴ=ｇｍ/２π(Ｃｇｓ+Ｃｄｇ) （３）
遮断周波数ｆＴはトランスコンダクタンスｇｍに比例し、ゲート−ソース間容量Ｃｇｓと,ドレイン−ゲート容量Ｃｄｇとの和に反比例する。
ゲート長Ｌを微細化して行くことにより、同等の性能をより小さなゲート幅Ｗで実現できるようになるので、システムの小型化、ローコスト化に繋がる。
（３）ノイズの低減
ＭＯＳＦＥＴを高周波ＬＳＩに適用する場合、微弱な入力信号がノイズに埋もれないように、ＦＥＴそのもののノイズを低減する必要がある。
最小雑音指数ＮＦｍｉｎは、ゲート抵抗Ｒｇとソース抵抗Ｒｓとの和(Ｒｇ+Ｒｓ)が大きい領域では、以下の式で近似的に表すことができる。
ＮＦｍｉｎ=１+２πｆＫＣｇｓ√(Ｒｇ+Ｒｓ)/ｇｍ （４）
この式はＦｕｋｕｉの式として知られており、Ｋは定数である。
この式より、トランスコンダクタンスｇｍが大きく、ゲート抵抗Ｒｇやソース抵抗Ｒｓが小さいトランジスタほど、低雑音であることが判る。
（４）最大発振周波数の改善
最大発振周波数ｆｍａｘとは、電力利得が０となる周波数であり、式（５）のように表すことができる。
ｆｍａｘ=ｆＴ/２√(Ｒｇ(１/Ｗ)
・(Ｒｄｓ・２πｆＴ・Ｃｇｄ+Ｃｇｓ(Ｒｉ+Ｒｓ)) （５）
前記式（５）から判るように、最大発振周波数ｆｍａｘは、ゲート抵抗Ｒｇ、ソース抵抗Ｒｓが小さいほど大きい。また、前記式（５）では表されていないが、最大発振周波数ｆｍａｘは、ソースインダクタンスＬｓが小さいほど大きいことも知られている。
従来の高周波ＬＳＩでは、これらの高周波特性改善のため、従来のフィンガータイプのトランジスタにおいて、ゲートとソース・ドレインを同時に低抵抗化できるサリサイドプロセス、又はゲート電極だけを低抵抗化するポリサイドプロセスが適用されてきた。また、今後はメタルゲートなども適用される。
以上述べてきたように、高周波用途のＭＯＳＦＥＴの性能は、ゲート抵抗、ソース抵抗やゲート・ドレイン容量などのデバイスの寄生成分に大きく依存することことが判る。これらの寄生成分低減を実現するために、レイアウト構造上の工夫がなされてきている。
それらの中で、特に低雑音指数及び高最大発振周波数を実現し、移動体通信機器などに適用される高周波ＬＳＩの高機能化及び低コスト化を実現するためのＭＯＳＦＥＴとして、特許文献１や非特許文献１、２に「リング状ゲート電極を持つ中心点対称ユニットセルをアレイ状に配置する構造」が提案されており、国際学会などでも”Ｍｅｓｈ-Ａｒｒａｙｅｄ ＭＯＳＦＥＴ(ＭＡ-ＭＯＳ)”と呼ばれて本構造の有効性が報告されている。図１８は、リング状ゲート電極を持つユニットセルにおいて、ゲート電極の形状が八角形の構造を示し、図１９は四角形の構造を示す。
また、特許文献２及び３には、ゲート電極となる所定幅の直線状導電体を横方向及び縦方向に複数本ずつ配置すると共に、これ等の直線導電体で囲まれる領域にソース領域又はドレイン領域を形成し、更に、前記横方向及び縦方向に配置された直線状導電体の各交点の部分を非活性領域として、トランジスタを構成する技術が記載されている。この技術のトランジスタでは、結果として、四角形のリング状ゲート電極を横方向及び縦方向に複数有する構成となっている。
特許第３２７６３２５（ｐ.１７、図３及び図５） 米国特許第６６０１２２４号明細書 米国特許第６８９３９２５号明細書 １９９７年６月 Symposium on VLSI Technology （下村 浩ほか）"A Mesh-Arrayed MOSFET(MA-MOS) for High-frequency analog Applications" １９９８年６月 Symposium on VLSI Circuits （林 錠二ほか）"A ９mW ９００MHz CMOS LNA with mesh arrayed MOSFETs"
ところで、前記のリング状ゲート電極の構造を持つトランジスタにおいては、１つのリング状ゲート電極と、その内方及び外方に位置するソース領域及びドレイン領域とにより、単位トランジスタ（ユニットセル）を構成する場合に、この単位トランジスタ毎に、前記リング状ゲート電極に配線を接続するためのゲートコンタクト領域を形成して、このゲートコンタクト領域と前記リング状ゲート電極とをゲート引き出し配線により接続する構成としておけば、リング状ゲート電極に印加する電圧などの安定化を図ることができる。
しかしながら、前記特許文献１並びに非特許文献１及び２に記載のトランジスタでは、図１８〜図２１に示すように、次の欠点がある。以下、この欠点を説明する。即ち、図１８〜図２１において、四角又は八角形状のリング状ゲート電極１の内方の領域を例えばドレイン領域２とし、外方の領域を例えばソース領域３とすると共に、２つ又は４つのゲートコンタクト領域６を設け、このゲートコンタクト領域６とリング状ゲート電極１とをゲート引き出し配線５により接続する場合には、これ等の図から明らかに判るように、何れも、ゲート引き出し配線５が活性領域３を横切るレイアウトとなり、このために、余分なゲート容量Ｃｇｄ、Ｃｇｓが付加されることになり、前記「高周波シリコンＭＯＳＦＥＴに求められる性能」の式（４）及び（５）で示したように、特に、ノイズや最大発信周波数といった高周波特性において、その特性改善が抑制されてしまう欠点がある。
また、ゲート引き出し配線５の導出されない部分がある場合は、ゲート電極１が折れ曲がる部位が存在することになり、この部分のゲートの加工形状が不安定となるので、特性バラツキの少ないＭＯＳＦＥＴが得られない欠点がある。
一方、前記特許文献２及び３記載のトランジスタでは、各単位トランジスタ別にゲートコンタクト領域やゲート引き出し配線を設けることについて、何ら開示がない。
本発明は、前記問題に着目してなされたものであり、その第１の目的は、リング状ゲート電極を持つユニットセルをアレイ状に配置したＭＯＳＦＥＴ等の半導体装置において、余分なゲート容量の付加を無くして、ノイズや最大発信周波数などの高周波特性を改善することにある。
更に、本発明の第２の目的は、前記第１の目的に加えて、ゲート電極が折れ曲がる部位の加工形状が不安定であっても、特性バラツキを少なくすることにある。
前記の目的を達成するため、本発明では、リング状ゲート電極構持つＭＯＳＦＥＴ等の半導体装置において、ゲート引き出し配線を、活性領域の外、つまり素子分離領域上に配置してリング状ゲート電極と接続することとする。
また、本発明では、前記構成に加えて、リングゲートの折れ曲がり部分をも素子分離領域の上に形成することとする。
具体的に、請求項１記載の発明の半導体装置は、半導体基板上に形成された複数個のユニットセルを備えた半導体装置であって、前記各ユニットセルは、リング状のゲート電極と、前記リング状ゲート電極の内方の領域に形成され、ドレイン領域又はソース領域となる第１の活性領域と、前記リング状ゲート電極の外方の領域に形成され、ソース領又はドレイン領域域となる第２の活性領域と、前記第２の活性領域に隣接する領域に設けられた素子分離領域と、前記素子分離領域の上に設けられたゲートコンタクト用パッド部と、前記リング状ゲート電極と前記ゲートコンタクト用パッド部とを接続するゲート引き出し配線とを備え、前記ゲート引き出し配線の全ては、前記素子分離領域の上に配置されていることを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記第１の活性領域の上に形成されたドレイン又はソースコンタクトと、前記第２の活性領域の上に形成されたソース又はドレインコンタクトと、前記ゲートコンタクト用パッド部の上に形成されたゲートコンタクトとを備えたことを特徴とする。
請求項３記載の発明は、前記請求項１記載の半導体装置において、前記リング状ゲート電極は、完全に閉じた閉リング状に形成されていることを特徴とする。
請求項４記載の発明は、前記請求項１記載の半導体装置において、前記リング状ゲート電極は、前記素子分離領域の上で分断されて、開リング状に形成されていることを特徴とする。
請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の半導体装置において、前記ユニットセルは、前記第１及び第２の活性領域の導電型とは逆導電型の基板コンタクト用半導体領域と、前記基板コンタクト用半導体領域の上に形成された基板コンタクトとを更に備えていることを特徴とする。
請求項６記載の発明は、前記請求項２に記載の半導体装置において、前記第１の活性領域の面積は、この第１の活性領域の上に１つのドレイン又はソースコンタクトのみを形成して引き出せる程度に小さい面積であることを特徴とする。
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載の半導体装置において、前記リング状ゲート電極には、折れ曲がり部位が存在することを特徴とする。
請求項８記載の発明は、前記請求項７記載の半導体装置において、前記リング状ゲート電極の折れ曲がり部位は、前記素子分離領域上に位置することを特徴とする。
請求項９記載の発明は、前記請求項２に記載の半導体装置において、前記第２の活性領域に形成されるソース又はドレインコンタクトの個数は、４つ以上であることを特徴とする。
請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体装置において、前記第２の活性領域の面積は、前記第１の活性領域よりも広い面積に設定されていることを特徴とする。
請求項１１記載の発明は、前記請求項２記載の半導体装置において、前記ゲートコンタクト用パッド部の面積は、前記ゲートコンタクトが複数個形成できる広い面積に設定されていることを特徴とする。
請求項１２記載の発明は、前記請求項２記載の半導体装置において、前記ゲートコンタクト用パッド部の面積は、前記ゲートコンタクトが１個のみ形成できる狭い面積に設定されていることを特徴とする。
請求項１３記載の発明は、前記請求項１〜１２の何れか１項に記載の半導体装置において、前記各ユニットセル内に形成された前記リング状ゲート電極、ゲート引き出し配線、並びに第１及び第２の活性領域は、前記半導体基板上において、前記リング状ゲート電極の中心点に関して回転対称になるように形成されていることを特徴とする。
請求項１４記載の発明は、前記請求項２記載の半導体装置において、前記複数のユニットセルの各々では、前記ゲートコンタクト用パッド部は、前記第１の活性領域を挟んで互いに対向する位置に各々形成されると共に、前記ゲート引き出し配線は、前記リング状ゲート電極と前記２つのゲートコンタクト用パッド部とを接続する２本のゲート引き出し配線から成り、前記複数のユニットセルの各々は、規則的に配置されて、半導体装置の全体として対称性を有していることを特徴とする。
請求項１５記載の発明は、前記請求項１４記載の半導体装置において、前記第１の活性領域を挟んで互いに対向する位置であって且つ前記２つのゲートコンタクト用パッド部の位置とは異なる位置に各々形成され、前記第１及び第２の活性領域の導電型とは逆導電型の基板コンタクト用半導体領域と、前記基板コンタクト用半導体領域の上に形成された基板コンタクトとを更に備えたことを特徴とする。
請求項１６記載の発明は、前記請求項１４又は１５記載の半導体装置において、前記各ユニットセル内に形成された前記リング状ゲート電極、ゲート引き出し配線、並びに第１及び第２の活性領域は、前記半導体基板上において、前記リング状ゲート電極の中心点に関して回転対称になるように形成されていることを特徴とする。
請求項１７記載の発明は、前記請求項１４又は１５記載の半導体装置において、前記複数のユニットセルのうち１つのユニットセルは、このユニットセルに隣接する他のユニットセルを９０°回転した形状で配置されていることを特徴とする。
請求項１８記載の発明は、前記請求項１４〜１７の何れか１項に記載の半導体装置において、前記第２の活性領域に形成されたソース又はドレインコンタクト同士を接続するソース又はドレインコンタクト配線を更に備え、前記ソース又はドレインコンタクト配線は、前記第１の活性領域に形成されたドレイン又はソースコンタクト及びその周囲並びに前記ゲートコンタクト用パッド部に形成されたゲートコンタクト及びその周囲を除く領域に亘って形成されていることを特徴とする。
請求項１９記載の発明は、前記請求項１５記載の半導体装置において、前記第２の活性領域に形成されたソース又はドレインコンタクトと前記基板コンタクト用半導体領域に形成された基板コンタクトとを接続するソース又はドレインコンタクト配線兼基板コンタクト配線を更に備えていることを特徴とする。
請求項２０記載の発明は、前記請求項１４記載の半導体装置において、前記複数個のユニットセルのうち半導体装置の周辺部に位置するユニットセルのみに設けられ、前記第１及び第２の活性領域領域の導電型とは逆導電型の基板コンタクト用半導体領域と、前記基板コンタクト用半導体領域の上に形成された基板コンタクトと、前記各基板コンタクト同士を接続する基板コンタクト配線とを更に備えていることを特徴とする。
請求項２１記載の発明は、請求項１〜２０の何れか１項に記載の半導体装置において、半導体基板上に形成された複数個のユニットセルは、高周波信号増幅用ＦＥＴとして機能することを特徴とする。
以上により、請求項１〜２１記載の発明では、リング状ゲート電極を持つユニットセルを多数有するＭＯＳＦＥＴ等の半導体装置において、ゲート引き出し配線が活性領域を横切ることがないので、その分、余分なゲート容量Ｃｇｄ、Ｃｇｓが付加されることはない。従って、更なる高周波特性の向上を図ることが可能である。
特に、請求項８記載の発明では、ゲート電極の加工形状が安定しない折れ曲がり部分が、トランジスタ動作と直接関係しない活性領域の外にあるので、ゲート幅のばらつきの少ないＭＯＳＦＥＴを形成できる。更に、ユニットセルにおいてリング状ゲート電極が例えば正方形の形状の場合には、安定した４方向のゲートを必ず持つ構成となるので、２方向のプロセス変動（例えば、ソース領域やドレイン領域の形成や、しきい値制御のためのイオン注入工程や、ゲートの加工寸法傾斜などのプロセス変動）を平均的に受けるユニットセルが半導体基板上のどの位置でも形成されるので、多数のユニットセル間でバラツキ特性が均一で且つ互いに特性がほぼ一致してマッチング特性の良いＭＯＳＦＥＴを形成することができる。
以上説明したように、請求項１〜２１記載の発明の半導体装置によれば、リング状ゲート電極を持つユニットセルを多数有するＭＯＳＦＥＴ等の半導体装置において、付加される余分なゲート容量を削減して、高周波特性の向上を図ることができる。
特に、請求項８記載の発明によれば、ゲート幅のばらつきの少ないユニットセルを形成できると共に、多数のユニットセル間でバラツキ特性が均一で且つマッチング特性の良いＭＯＳＦＥＴを形成することができる。
以下、本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置としてのＭＯＳＦＥＴのユニットセルのレイアウト構成を模式的に示す平面図である。図２は、前記図１のユニットセルに第１層配線を付加した図を示す。図３は前記図２に示したユニットセル構造を例として、ＭＯＳＦＥＴ全体のセルアレイ構造を示す平面図であり、このようなＭＯＳＦＥＴは例えば高周波信号の増幅用ＦＥＴとして機能する。図３は多数個のユニットセルが横及び縦に規則的に形成配置されており、そのうちの１ユニットセルのみが図１に示される。
図１のユニットセルＵにおいて、シリコンより成る半導体基板Ｓ上には、分離用絶縁膜で形成された素子分離領域１０で囲まれる領域内に十字型の活性領域が形成されており、この活性領域の中心をゲート酸化膜（図示せず）を介して正方形のリング状のゲート電極１が取り囲んでなるトランジスタが形成されている。
前記活性領域のうちリング状ゲート電極１の内方の活性領域は、ドレイン領域（第１の活性領域）２である。一方、リング状ゲート電極１の外方の活性領域はソース領域（第２の活性領域）３であって、このソース領域３の全体の面積は前記ドレイン領域２の面積よりも広く設定されている。更に、独立した活性領域として基板コンタクト部４が形成されている。前記ドレイン領域２及びソース領域３には、互いに同じ導電型の高濃度の不純物が導入されている。また、リング状ゲート電極１の下方（つまり、ゲート酸化膜の下方）の活性領域は、ソース領域３及びドレイン領域２内の不純物とは逆導電型でしきい値制御レベルの濃度の不純物が導入されたチャネル領域となっている。前記基板コンタクト部４には、チャネル領域内の不純物と同じ導電型で且つソース領域３及びドレイン領域２内の不純物とは逆導電型の高濃度の不純物が導入されている。
そして、前記リング状ゲート電極１を構成する正方形において、図中左上角部、右下角部、右上角部及び左下角部の折れ曲がり部位１ａ〜１ｄは、各々、第１及び第２の活性領域２、３の外方、即ち、素子分離領域１０の上に位置している。そして、前記リング状ゲート電極１の左上角部及び右下角部の折れ曲がり部位１ａ、１ｂからは、各々、ゲート引き出し配線５が導出されている。このゲート引き出し配線５とシリコン半導体基板Ｓとの間には、図示しないが、シリコン酸化膜からなるゲート酸化膜が介在している。但し、シリコン酸化膜の代わりにシリコン窒化膜や、シリコン酸窒化膜、その他、いわゆるｈｉｇｈ-ｋ材料からなるゲート絶縁膜を用いても良い。
前記リング状ゲート電極１の図中左上角部及び右下角部の折れ曲がり部位１ａ、１ｂを結ぶ対角線上において、ドレイン領域２を挟んで対向する位置には、素子分離領域１０の上の位置において、２つのゲートコンタクト用パッド部６が配置され、この各ゲートコンタクト用パッド部６に前記各ゲート引き出し配線５が接続されている。この２つのゲートコンタクト用パッド部６の面積は広く、各々、２つのゲートコンタクト６ａ、６ｂが設けられる程度に設定される。また、前記ドレイン領域２には、中央に２つのドレインコンタクト２ａ、２ｂが、ソース領域３には合計４つのソースコンタクト３ａ、３ｂ、３ｃ、３ｄが各々設けられている。更に、前記リング状ゲート電極１の図中右上角部及び左下角部の折れ曲がり部位１ｃ、１ｄを結ぶ対角線上には、素子分離領域１０の上の位置において、２つの基板コンタクト部（基板コンタクト用半導体領域）４が配置され、この各基板コンタクト部４には、各々、２つの基板コンタクト４ａ、４ｂが設けられている。前記各コンタクトには、それ等の上方に形成される配線と接続されて、ＭＯＳＦＥＴ内のリング状ゲート電極１、ドレイン領域２、ソース領域３及び基板コンタクト部４に対して電気的接続が行われる。これ等のコンタクトと上方配線との接続の様子は図２に示される。図１に示したユニットセルＵは、同図から判るように、リング状ゲート電極１の中心点に関して回転対称になっている。
従って、本実施形態のＭＯＳＦＥＴの１ユニットセルの構造では、リング状ゲート電極１を構成する正方形の図１中の左上角部及び右下角部から導出されている２つのゲート引き出し配線５の全体が、活性領域２、３の外、即ち、素子分離領域１０の上に配置されて、リング状ゲート電極１とゲートコンタクト用パッド部６とを接続しているので、ゲート引き出し配線５が活性領域２、３を横切ることがない。従って、ゲート引き出し配線５が活性領域２、３を横切る場合に比して、余分なゲート容量Ｃｇｄ、Ｃｇｓが付加されることがないので、高周波特性の向上が可能である。
一方、図２０に特許文献１に示された従来の正方形リング状ゲート電極の構造のＭＯＳＦＥＴでは、ゲート引き出し配線５が活性領域であるソース領域３の上を経てゲートコンタクト用パッド部６に達している。また、リング状ゲート電極１の左下角部及び右上角部であるゲート引き出し配線５の導出されない部分は、ゲート電極が９０度に折れ曲がる部位として存在し、この部分のゲート電極の加工形状が不安定となるために、ゲート幅及びゲート長の双方共にバラツキが多くなる。
しかし、図１に示した本実施形態においては、９０度に折れ曲がる部位１ａ〜１ｄは、トランジスタ動作と直接関係しない活性領域２、３の外（即ち、素子分離領域１０の上）にあるので、ゲート幅及びゲート長ともに、製造バラツキの少ないＭＯＳＦＥＴが形成できる。更に、図１に示した正方形のリング状ゲート電極１の場合には、ユニットセルＵが安定した２方向のゲートを必ず持つ構成となるので、２方向のプロセス変動（ソース領域やドレイン領域の形成や、しきい値制御のイオン注入工程や、ゲートの加工寸法傾斜などの変動）を平均的に受けるトランジスタが半導体基板上のどの位置でも形成される。従って、バラツキ変動が少なく且つマッチング特性の良いＭＯＳＦＥＴが形成できる。
尚、リング状ゲート電極１の形状は正方形である必要はなく、長方形であっても良い。
次に、前記ユニットセルＵをマトリクス状に配置して構成されるＭＯＳＦＥＴの構造について説明する。図３は、本実施形態のユニットセルＵをマトリクス状に配置して構成されるＭＯＳＦＥＴのレイアウトを概略的に示す平面図である。図４は、図３の構成に更に各端子の接続配線を付加した平面図である。素子分離領域１０で囲まれる活性領域内には、縦横各４個ずつのユニットセルＵ、つまり合計１６個のユニットセルが配置されており、このユニットセルの数は、回路特性上必要なゲート幅Ｗによって定められる。
図３に示したＭＯＳＦＥＴでは、１６個のユニットセルＵがマトリクス状に規則的に配置されていて、全体として対称性を有し、何れか１つのユニットセルＵの形状は、そのユニットセルＵに隣接する他のユニットセルＵをリング状ゲート電極１の中心点を中心に９０°回転した状態で配置される。また、図４に示したＭＯＳＦＥＴでは、ゲートコンタクト配線８及びドレインコンタクト配線９が図中横方向に延びて配置され、基板コンタクト配線１３がその上層の配線層にて図中縦方向に延びて配置される。
本実施形態のＭＯＳＦＥＴは、その１つのユニットセルＵの構造がリング状ゲート電極１の中心点（つまりドレイン領域２の中心点）回りに２回転対称となる構造であるので、できるだけ無駄なスペースを生じさせずに各ユニットセルをマトリクス状に配置してＭＯＳＦＥＴを構成することが容易となる。必要なゲート幅を得るためには、ユニットセルＵを追加して行くだけで良い。
尚、図２及び図３では、ソースコンタクト配線７と基板コンタクト配線１０とを別々に配置してソース電位と基板電位とを異なる電位に設定可能としたが、このソース電位と基板電位とを同一電位に設定する場合には、図５に示すように、ソースコンタクト配線７と基板コンタクト配線１０とを共通としたソースコンタクト配線兼基板コンタクト配線１１としても良い。
更に、図１〜図３では、基板コンタクト部４は、各ユニットセルＵにおいてリング状ゲート電極１の正方形の右上角部１ｃ及び左下角部１ｄの対角線上に配置したが、図６に示すように、マトリックス状に配置された多くのユニットセルＵのうち、外周に位置するユニットセルＵにのみ基板コンタクト部４を配置しても良い。
（第２の実施形態）
図７は、本発明の第２の実施形態におけるＭＯＳＦＥＴのユニットセルＵにおけるレイアウトを模式的に示す平面図であり、図８は図７に第１層配線を付加した図である。図７は、本実施形態に係るＭＯＳＦＥＴのセルアレイ構造を示すために本実施形態に係るユニットセルＵの構造を例として描かれた平面図である。
本構造は図１におけるゲート電極１の位置を、ゲート引き出し配線５を極限まで少なくなるようにした構造である。図７に示したユニットセルＵでは、ドレイン領域２の面積は、その内方に１つのドレインコンタクト２ａのみを形成できる程度に小さい面積に設定されると共に、４つのソース領域３には、各々、１つのソースコンタクト３ａが形成されていて、１つのユニットセルＵ当り４つのソースコンタクト３ａを有する。また、２つのゲートコンタクト用パッド部６の面積は狭く、各々、１つのゲートコンタクト６ａのみが設けられる程度に設定される。図７に示したユニットセルＵは、デザインルールの許される最小のサイズを実現した場合のレイアウトを図示したものであり、トランジスタの形状は、前記第１の実施形態と同様に、十字型の活性領域の中心を正方形のリング状のゲート電極１が取り囲んでいる形状となっている。また、図８に示すように、ソースコンタクト配線７は、ドレイン領域２のドレインコンタクト２ａ及びその周囲とゲートコンタクト用パッド部６のゲートコンタクト６ａ及びその周囲とを除く領域に亘って全体的に形成されている。
従って、本第２の実施形態においても、第１の実施形態で記載したゲート引き出し配線５が素子分離領域１０の上に形成されているので、第１の実施形態で示したと同様に、ゲート幅及びゲート長ともにバラツキの少ないＭＯＳＦＥＴが形成できる。更に、ユニットセルＵが、安定した２方向のゲートを必ず持つ構成となり、２方向のプロセス変動（ソース領域やドレイン領域の形成や、しきい値制御のイオン注入工程や、ゲートの加工寸法傾斜などの変動）を平均的に受けるトランジスタが半導体基板上のどの位置でも形成されるので、バラツキ変動が少なく且つマッチング特性の良いＭＯＳＦＥＴを形成できる。
本実施形態では、正方形のリング状ゲート電極１によって形成するドレイン領域２の面積を、１つのドレインコンタクト２ａのみを形成して引き出せる程度に狭くしておくことにより、リング状ゲート電極１の辺方向における長さをできるだけ短縮することができる。しかも、ゲート引き出し配線５をリング状ゲート電極１の２箇所から引き出して、２つのゲートコンタクトパッド部６を設けているので、ゲート抵抗Ｒｇを有効に低減することができる。すなわち、リング状ゲート電極１の周方向における長さを、ゲート抵抗とゲート容量との積（つまり高周波ロス）ができるだけ小さくなるように最適化することにより、最小雑音指数ＮＦｍｉｎや最大発振周波数ｆｍａｘを低減できる。
次に、前記ユニットセルＵをマトリクス状に配置して構成されるＭＯＳＦＥＴの構造について説明する。図９は、本実施形態のユニットセルＵをマトリクス状に配置して構成されるＭＯＳＦＥＴのレイアウトを概略的に示す平面図である。図１０は更に各端子の接続配線を付加した平面図である。素子分離領域１０で囲まれる活性領域内には、縦横各４個ずつのユニットセルＵ、つまり合計１６個のユニットセルが配置されており、このユニットセルＵの数は、回路特性上必要なゲート幅Ｗによって定められる。本第２の実施形態では、ゲートコンタクトパッド部６の位置が第１の実施形態より内側にあるので、各端子は、より単純な接続配線をとることができる。
尚、本第２の実施形態では、図７及び図８に示したように、リング状ゲート電極１の正方形の左上角部及び右下角部を結ぶ対角線上に２つのゲートコンタクト用パッド部６を配置したが、その他、図１１に示すように、ゲート電極１の正方形の左上角部の図中上方及び右下角部の図中下方に各々ゲートコンタクト用パッド部６を配置しても良いのは勿論のこと、図１２に示すように、リング状ゲート電極１の正方形の左上角部及び右下角部と重なるように各々ゲートコンタクト用パッド部６を配置しても良いのは言うまでもない。
更に、以上の説明では、ユニットセルＵにおいて、ゲート電極１の形状は四角形状で完全に閉じたリング状としたが、本発明では他の種々の変形が可能である。例えば、図１３に示すように、素子分離領域１０の上において、四角形の図中左下角部近傍及び右上角部近傍の２箇所を切り欠いて分断した開リング状としても良いし、図１４に示すように、更に、素子分離領域１０の上において、四角形の図中左上角部近傍及び右下角部近傍の２箇所をも切り欠いて４つに分断した開リング状としても良い。図１４に示したユニットセルＵでは、４つに分断された開リング状の各辺には、各々、ゲート引き出し配線５を介してゲートコンタクト用パッド部６が接続されている。加えて、以上の説明では、四角形状のゲート電極１には、２つのゲートコンタクト用パッド部６を接続したが、接続するゲートコンタクト用パッド部６の個数は２個や４個に限定されず、例えば図１５に示すように、１個としても良い。
加えて、ユニットセルＵにおいてリング状ゲート電極１の形状は四角形状に限らず、他の種々の変形が可能である。図１６はリング状ゲート電極１の形状を三角形状としたものであり、図１７はリング状ゲート電極１の形状を八角形状としたものである。図１７に示した八角形状ゲート電極１の場合には、三角形状や四角形状のゲート電極に比べて、円形に近くて、ソース領域３からドレイン領域２へ流れる電流が均一化されるので、等価的な抵抗値が少なくなり、高周波特性が向上する利点がある。
また、以上の説明では、ユニットセルＵにおいて、リング状ゲート電極１の内方の領域をドレイン領域２とし、外方の領域をソース領域３としたが、その逆に、リング状ゲート電極１の内方の領域をソース領域とし、外方の領域をドレイン領域としても良いのは勿論である。
以上説明したように、本発明では、付加される余分なゲート容量を削減して、高周波特性の向上を図ることができるＭＯＳＦＥＴ等を提供できるので、移動体通信機器などに使用される高周波ＬＳＩ用のＭＯＳＦＥＴとして、有用である。また、高周波以外の用途においても、バラツキ変動が少なくてマッチング特性の良いトランジスタとして、Ａ/ＤコンバータやＤ/Ａコンバータなどのアナログ回路に適用しても、有用である。
本発明の第１の実施形態におけるＭＯＳＦＥＴのユニットセルの概略レイアウト構成を示す平面図である。 同ユニットセルに配線レイアウトを付加した平面図である。 同ユニットセルをマトリクス状に配置して構成されるＭＯＳＦＥＴの概略レイアウトを示す平面図である。 図３に示したＭＯＳＦＥＴに配線を付加した概略レイアウトを示す平面図である。 図４に示した概略レイアウトの変形例を示す平面図である。 図４に示した概略レイアウトの他の変形例を示す平面図である。 本発明の第２の実施形態におけるＭＯＳＦＥＴのユニットセルの概略レイアウト構成を示す平面図である。 同ユニットセルに配線レイアウトを付加した平面図である。 同ユニットセルをマトリクス状に配置して構成されるＭＯＳＦＥＴの概略レイアウトを示す平面図である。 図９に示したＭＯＳＦＥＴに配線を付加した概略レイアウトを示す平面図である。 図７に示したＭＯＳＦＥＴのユニットセルの第１の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルの第２の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルの第３の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルの第４の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルの第５の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルのリング状ゲート電極を三角形状とした第１の変形例を示す平面図である。 同ＭＯＳＦＥＴのユニットセルのリング状ゲート電極を八角形状とした第１の変形例を示す平面図である。 従来のＭＯＳＦＥＴのユニットセルの概略レイアウトを示す平面図である。 従来のＭＯＳＦＥＴの他のユニットセルの概略レイアウトを示す平面図である。 従来のＭＯＳＦＥＴの更に他のユニットセルの概略レイアウトを示す平面図である。 図２０に示した概略レイアウトに配線レイアウトを付加した平面図である。
符号の説明
１ リング状ゲート電極
１ａ〜１ｄ 折れ曲がり部
２ ドレイン領域（第１の拡散領域）
２ａ、２ｂ ドレインコンタクト
３ ソース領域
３ａ〜３ｄ ソースコンタクト
４ 基板コンタクト部（基板コンタクト用半導体領域）
４ａ、４ｂ 基板コンタクト
５ ゲート引き出し配線
６ ゲートコンタクト用パッド部
６ａ、６ｂ ゲートコンタクト
７ ソースコンタクト配線
８ ゲートコンタクト配線
９ ドレインコンタクト配線
１０ 素子分離領域
１１ ソースコンタクト配線兼基板コンタクト配線
１３ 基板コンタクト配線
Ｓ 半導体基板
Ｕ ユニットセル

Claims (21)

  1. 半導体基板上に形成された複数個のユニットセルを備えた半導体装置であって、
    前記各ユニットセルは、
    リング状のゲート電極と、
    前記リング状ゲート電極の内方の領域に形成され、ドレイン領域又はソース領域となる第１の活性領域と、
    前記リング状ゲート電極の外方の領域に形成され、ソース領又はドレイン領域域となる第２の活性領域と、
    前記第２の活性領域に隣接する領域に設けられた素子分離領域と、
    前記素子分離領域の上に設けられたゲートコンタクト用パッド部と、
    前記リング状ゲート電極と前記ゲートコンタクト用パッド部とを接続するゲート引き出し配線とを備え、
    前記ゲート引き出し配線の全ては、前記素子分離領域の上に配置されている
    ことを特徴とする半導体装置。
  2. 前記請求項１記載の半導体装置において、
    前記第１の活性領域の上に形成されたドレイン又はソースコンタクトと、
    前記第２の活性領域の上に形成されたソース又はドレインコンタクトと、
    前記ゲートコンタクト用パッド部の上に形成されたゲートコンタクトとを備えた
    ことを特徴とする半導体装置。
  3. 前記請求項１記載の半導体装置において、
    前記リング状ゲート電極は、完全に閉じた閉リング状に形成されている
    ことを特徴とする半導体装置。
  4. 前記請求項１記載の半導体装置において、
    前記リング状ゲート電極は、前記素子分離領域の上で分断されて、開リング状に形成されている
    ことを特徴とする半導体装置。
  5. 前記請求項１〜４の何れか１項に記載の半導体装置において、
    前記ユニットセルは、
    前記第１及び第２の活性領域の導電型とは逆導電型の基板コンタクト用半導体領域と、
    前記基板コンタクト用半導体領域の上に形成された基板コンタクトとを更に備えている
    ことを特徴とする半導体装置。
  6. 前記請求項２に記載の半導体装置において、
    前記第１の活性領域の面積は、この第１の活性領域の上に１つのドレイン又はソースコンタクトのみを形成して引き出せる程度に小さい面積である
    ことを特徴とする半導体装置。
  7. 前記請求項１〜６の何れか１項に記載の半導体装置において、
    前記リング状ゲート電極には、折れ曲がり部位が存在する
    ことを特徴とする半導体装置。
  8. 前記請求項７記載の半導体装置において、
    前記リング状ゲート電極の折れ曲がり部位は、前記素子分離領域上に位置する
    ことを特徴とする半導体装置。
  9. 前記請求項２に記載の半導体装置において、
    前記第２の活性領域に形成されるソース又はドレインコンタクトの個数は、４つ以上である
    ことを特徴とする半導体装置。
  10. 前記請求項１〜９の何れか１項に記載の半導体装置において、
    前記第２の活性領域の面積は、前記第１の活性領域よりも広い面積に設定されている
    ことを特徴とする半導体装置。
  11. 前記請求項２記載の半導体装置において、
    前記ゲートコンタクト用パッド部の面積は、前記ゲートコンタクトが複数個形成できる広い面積に設定されている
    ことを特徴とする半導体装置。
  12. 前記請求項２記載の半導体装置において、
    前記ゲートコンタクト用パッド部の面積は、前記ゲートコンタクトが１個のみ形成できる狭い面積に設定されている
    ことを特徴とする半導体装置。
  13. 前記請求項１〜１２の何れか１項に記載の半導体装置において、
    前記各ユニットセル内に形成された前記リング状ゲート電極、ゲート引き出し配線、並びに第１及び第２の活性領域は、
    前記半導体基板上において、前記リング状ゲート電極の中心点に関して回転対称になるように形成されている
    ことを特徴とする半導体装置。
  14. 前記請求項２記載の半導体装置において、
    前記複数のユニットセルの各々では、
    前記ゲートコンタクト用パッド部は、前記第１の活性領域を挟んで互いに対向する位置に各々形成されると共に、
    前記ゲート引き出し配線は、前記リング状ゲート電極と前記２つのゲートコンタクト用パッド部とを接続する２本のゲート引き出し配線から成り、
    前記複数のユニットセルの各々は、規則的に配置されて、半導体装置の全体として対称性を有している
    ことを特徴とする半導体装置。
  15. 前記請求項１４記載の半導体装置において、
    前記第１の活性領域を挟んで互いに対向する位置であって且つ前記２つのゲートコンタクト用パッド部の位置とは異なる位置に各々形成され、前記第１及び第２の活性領域の導電型とは逆導電型の基板コンタクト用半導体領域と、
    前記基板コンタクト用半導体領域の上に形成された基板コンタクトとを更に備えた
    ことを特徴とする半導体装置。
  16. 前記請求項１４又は１５記載の半導体装置において、
    前記各ユニットセル内に形成された前記リング状ゲート電極、ゲート引き出し配線、並びに第１及び第２の活性領域は、
    前記半導体基板上において、前記リング状ゲート電極の中心点に関して回転対称になるように形成されている
    ことを特徴とする半導体装置。
  17. 前記請求項１４又は１５記載の半導体装置において、
    前記複数のユニットセルのうち１つのユニットセルは、
    このユニットセルに隣接する他のユニットセルを９０°回転した形状で配置されている
    ことを特徴とする半導体装置。
  18. 前記請求項１４〜１７の何れか１項に記載の半導体装置において、
    前記第２の活性領域に形成されたソース又はドレインコンタクト同士を接続するソース又はドレインコンタクト配線を更に備え、
    前記ソース又はドレインコンタクト配線は、前記第１の活性領域に形成されたドレイン又はソースコンタクト及びその周囲並びに前記ゲートコンタクト用パッド部に形成されたゲートコンタクト及びその周囲を除く領域に亘って形成されている
    ことを特徴とする半導体装置。
  19. 前記請求項１５記載の半導体装置において、
    前記第２の活性領域に形成されたソース又はドレインコンタクトと前記基板コンタクト用半導体領域に形成された基板コンタクトとを接続するソース又はドレインコンタクト配線兼基板コンタクト配線を更に備えている
    ことを特徴とする半導体装置。
  20. 前記請求項１４記載の半導体装置において、
    前記複数個のユニットセルのうち半導体装置の周辺部に位置するユニットセルのみに設けられ、前記第１及び第２の活性領域領域の導電型とは逆導電型の基板コンタクト用半導体領域と、
    前記基板コンタクト用半導体領域の上に形成された基板コンタクトと、
    前記各基板コンタクト同士を接続する基板コンタクト配線とを更に備えている
    ことを特徴とする半導体装置。
  21. 請求項１〜２０の何れか１項に記載の半導体装置において、
    半導体基板上に形成された複数個のユニットセルは、高周波信号増幅用ＦＥＴとして機能する
    ことを特徴とする半導体装置。
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