JPH09162380A - 増幅型固体撮像素子及びその製造方法 - Google Patents

増幅型固体撮像素子及びその製造方法

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JPH09162380A
JPH09162380A JP8070438A JP7043896A JPH09162380A JP H09162380 A JPH09162380 A JP H09162380A JP 8070438 A JP8070438 A JP 8070438A JP 7043896 A JP7043896 A JP 7043896A JP H09162380 A JPH09162380 A JP H09162380A
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type semiconductor
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gate electrode
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Yasushi Maruyama
康 丸山
Hideji Abe
秀司 阿部
Kazuya Yonemoto
和也 米本
Takahisa Ueno
貴久 上野
Junji Yamane
淳二 山根
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Sony Corp
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Abstract

(57)【要約】 【課題】 画素ＭＯＳトランジスタを有する増幅型固体
撮像素子において、ブルーミングの発生を抑制し、信号
電荷量の増加を可能にする。 【解決手段】 第１導電型の半導体基板２２上に第２導
電型のオーバーフローバリア領域２３及び第１導電型半
導体領域２４が順次形成され、第１導電型半導体領域２
４にソース領域２７、ドレイン領域２８及びゲート部２
６からなる画素ＭＯＳトランジスタ２９が形成され、ド
レイン領域２８直下の第１導電型半導体領域２４内にゲ
ート部の第１導電型半導体領域に蓄積された信号電荷に
対する第２導電型チャネルストップ領域４１が形成され
た構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、増幅型固体撮像素
子及びその製造方法に関する。
【０００２】
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にＭＯＳ型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。
【０００３】
【発明が解決しようとする課題】図１６及び図１７は、
先に提案した増幅型固体撮像素子を示す。この増幅型固
体撮像素子１は、第１導電型例えばｐ型のシリコン半導
体基板２上に第２導電型即ちｎ型の半導体領域、即ちオ
ーバーフローバリア領域３及びｐ型の半導体ウエル領域
４が形成され、このｐ型半導体ウエル領域４上にＳｉＯ
2等によるゲート絶縁膜５を介して光を透過しうるリン
グ状のゲート電極６が形成され、そのリング状のゲート
電極６の中心孔及び外周に対応するｐ型半導体ウエル領
域４にゲート電極６をマスクとするセルフアラインにて
夫々ｎ型のソース領域７及びドレイン領域８が形成さ
れ、ここに１画素となるＭＯＳ型トランジスタ（以下画
素ＭＯＳトランジスタと称する）９が構成される。リン
グ状のゲート電極６は、光をできるだけ吸収しないよう
に薄いか、透明の材料が選ばれ、この例では薄膜の多結
晶シリコンが用いられる。図１７において、１０は層間
絶縁層である。
【０００４】この画素ＭＯＳトランジスタ９が、図１６
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ９のソース領域７が
垂直方向に沿って形成された例えば第１層Ａｌによる共
通の信号線１１に接続され、この信号線１１と直交する
ように画素ＭＯＳトランジスタ９の各行間に対応する位
置に例えば第２層Ａｌによる垂直選択線１２が水平方向
に沿って形成される。
【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ９のリング状のゲート電極６に夫々ま
たがり、且つ対応する垂直選択線１２に延長するように
例えば多結晶シリコンからなる配線層、即ちＵ字型のコ
ンタクトバッファ層１３が形成され、このコンタクトバ
ッファ層１３の両端が夫々２つの画素ＭＯＳトランジス
タ、即ちそのゲート電極６，６に電気的に接続されると
共に、中間部が垂直選択線１２に電気的に接続される。
１５はコンタクトバッファ層１３と垂直選択線１２との
コンタクト部、１６はソース領域７と信号線１１とのコ
ンタクト部である。
【０００６】更に、コンタクトバッファ層１３にまたが
らない画素ＭＯＳトランジスタ９間に、ドレイン領域８
に接続した例えば第１層Ａｌによるドレイン電源線１８
が形成される。１７はドレイン領域８とドレイン電源線
１８とのコンタクト部である。
【０００７】この画素ＭＯＳトランジスタ９では、図１
７に示すように、リング状のゲート電極６を透過した光
が電子−正孔を発生し、このうちの正孔ｈが信号電荷と
してリング状のゲート電極６下のｐ型半導体ウエル領域
４に蓄積される。垂直選択線１２を通してリング状のゲ
ート電極６に高い電圧が印加され、画素ＭＯＳトランジ
スタ９がオンされると、ドレイン電流Ｉd が表面のチャ
ネルに流れ、このドレイン電流Ｉd が信号電荷ｈにより
変化を受けるので、このドレイン電流Ｉd を信号線１１
を通して出力し、その変化量を信号出力とする。
【０００８】ところで、上述の増幅型固体撮像素子１に
おいては、画素ＭＯＳトランジスタ９の部分を示す図１
８及び図１９に示すように、ｐ型半導体ウエル領域４に
対してｎ型のソース領域７及びドレイン領域８のみが形
成された構成である。このため、図５の画素ＭＯＳトラ
ンジスタの電荷蓄積状態におけるポテンシャルのシミュ
レーションで示すように、チャネルストップとしてのド
レイン部分のポテンシャルバリアがドレイン領域の表面
以外では全く形成されておらず、また、オーバーフロー
バリア領域３のポテンシャルバリアも拡散電位程度であ
り、ほとんど形成されていない。これが為、蓄積された
信号電荷が隣接する画素ＭＯＳトランジスタ側に漏れ出
るというブルーミングが起こり易く、画素に蓄積する信
号電荷量も増幅型固体撮像素子としては不十分なもので
あった。
【０００９】本発明は、上述の点に鑑み、ブルーミング
の発生を抑え、信号電荷量の増加等を可能にした増幅型
固体撮像素子及びその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、増幅型画素トランジスタを構成するドレイ
ン領域の直下の第１導電型半導体領域に、この第１導電
型半導体領域のゲート部下に対応する部分に蓄積される
信号電荷に対する第２導電型のチャネルストップ領域を
形成した構成とする。この増幅型固体撮像素子では、増
幅型画素トランジスタのドレイン領域直下の第１導電型
半導体領域にチャネルストップ領域を形成することによ
り、ゲート部下の第１導電型半導体領域に蓄積された信
号電荷が隣接する増幅型画素トランジスタ側に漏れ出る
ことが阻止されブルーミングの発生が回避される。ま
た、信号電荷量が増加する。
【００１１】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域、第１導電型半導体領域及びゲート
絶縁膜を順次形成した後、イオン注入により第１導電型
半導体領域内のドレイン領域直下に対応する位置に選択
的にチャネルストップ領域を形成し、次いでゲート絶縁
膜上に形成したリング状のゲート電極をマスクにしてイ
オン注入により、第１導電型半導体領域の表面にソース
領域及びドレイン領域を形成し増幅型画素トランジスタ
を形成する。この製法によれば、増幅型画素トランジス
タの形成に際し、第１導電型半導体領域にチャネルスト
ップ領域を形成した後、ゲート電極をマスクにソース領
域及びドレイン領域をセルフアラインで形成するので、
ブルーミングの発生を阻止した、即ちドレイン領域の直
下にチャネルストップ領域を有した増幅型固体撮像素子
を容易に製造することができる。
【００１２】本発明に係る他の増幅型固体撮像素子の製
造方法は、第１導電型の半導体基板上に第２導電型のオ
ーバーフローバリア領域、第１導電型半導体領域、ゲー
ト絶縁膜及びゲート電極材料層を順次形成した後、同一
のマスクを用いて第１のイオン注入により第１導電型半
導体領域にソース領域及びドレイン領域を形成し、第２
のイオン注入によりドレイン領域直下の第１導電型半導
体領域にチャネルストップ領域を形成する。その後、同
じマスクでゲート電極材料層をパターニングして増幅型
画素トランジスタを形成する。
【００１３】この製法によれば、同一マスクでチャネル
ストップ領域と、ソース領域及びドレイン領域と、ゲー
ト電極がセルフアライン的に形成されるので、高い位置
精度をもって相互の領域、ゲート電極を形成できる。特
にチャネルストップ領域をドレイン領域に対して位置ず
れすることなく精度よく形成できる。また、マスク工程
も少なくて済む。なお、この製法では第２のイオン注入
でソース領域直下にも第２導電型イオン注入領域が形成
される。
【００１４】本発明に係る他の増幅型固体撮像素子の製
造方法は、第１導電型の半導体基板上に第２導電型のオ
ーバーフローバリア領域、第１導電型半導体領域、ゲー
ト絶縁膜及びゲート電極材料層を順次形成した後、マス
クを用いてゲート電極材料層をパターニングしてゲート
電極を形成する。その後、同じマスクで、第１のイオン
注入により第１導電型半導体領域にソース領域及びドレ
イン領域を形成し、第２のイオン注入によりドレイン領
域直下の第１導電型半導体領域にチャネルストップ領域
を形成して増幅型画素トランジスタを形成する。
【００１５】この製法によれば、同一マスクでリング状
のゲート電極と、ソース領域及びドレイン領域と、チャ
ネルストップ領域とがセルファライン的に形成されるの
で、高い位置精度をもって相互の領域、ゲート電極を形
成できる。特に、チャネルストップ領域をドレイン領域
に対して位置ずれすることなく精度よく形成できる。ま
た、マスク工程も少なくて済む。なお、この製法では第
２のイオン注入でソース領域直下にも第２導電型イオン
注入領域が形成される。
【００１６】本発明に係る他の増幅型固体撮像素子の製
造方法は、第１導電型の半導体基板上に第２導電型のオ
ーバーフローバリア領域、第１導電型半導体領域及びゲ
ート絶縁膜を順次形成し、第１のマスクを用いてイオン
注入により第１導電型半導体領域のソース領域直下に対
応する位置に第１導電型のイオン注入領域を形成する。
次いで、ゲート絶縁膜上にゲート電極材料層を形成した
後、第２のマスクを用いて第１のイオン注入により第１
導電型半導体領域にソース領域及びドレイン領域を形成
し、且つ第２のイオン注入によりドレイン領域直下の第
１導電型半導体領域にチャネルストップ領域を形成する
と同時に、第１導電型のイオン注入領域を第２導電型不
純物で打ち返す。その後、同じ第２のマスクを用いてゲ
ート電極材料層をパターニングしてリング状のゲート電
極を形成して増幅型画素トランジスタを形成する。
【００１７】この製法によれば、第２のマスクによって
ソース領域及びドレイン領域と、ドレイン領域直下のチ
ャネルストップ領域と、ゲート電極とをセルフアライン
的に形成することができるので、高い位置精度をもって
相互の領域、ゲート電極を形成できる。特にチャネルス
トップ領域をドレイン領域に対して位置ずれすることな
く精度よく形成できる。同時に、ソース領域直下に予め
第１導電型イオン注入領域を形成し、このイオン注入領
域を第２のイオン注入時に第２導電型不純物で打ち返す
ことによりソース領域直下の第２導電型イオン注入領域
の濃度がコントロールされる。例えば、画素間のドレイ
ン領域の幅が狭い場合には、ソース領域直下に第２導電
型イオン注入領域を形成することにより、オーバーフロ
ーバリア領域のポテンシャルバリアが適正に形成され
る。画素間のドレイン領域の幅が広い場合は打ち返しに
よってソース領域直下に第２導電型イオン注入領域が形
成出来ないようにし、オーバーフローバリア領域のポテ
ンシャルバリアを適正にする。
【００１８】本発明に係る他の増幅型固体撮像素子の製
造方法は、第１導電型の半導体基板上に第２導電型のオ
ーバーフローバリア領域、第１導電型半導体領域、ゲー
ト絶縁膜及びゲート電極材料層を順次形成し、第１のマ
スクを用いて第１導電型半導体領域のソース領域から一
部ゲート部に跨がる部分の直下に対応する位置に第１導
電型イオン注入領域を選択的に形成する。次いで、第２
のマスクを用いて、第１のイオン注入により第１導電型
半導体領域にソース領域及びドレイン領域を形成し、且
つ第２のイオン注入によりドレイン領域直下の第１導電
型半導体領域にチャネルストップ領域を形成すると同時
に、第１導電型イオン注入領域を第２導電型不純物で打
ち返す。その後、同じ第２のマスクを用いてゲート電極
材料層をパターニングし、リング状のゲート電極を形成
して増幅型画素トランジスタを形成する。
【００１９】この製法によれば、第２のマスクによりソ
ース領域及びドレイン領域と、チャネルストップ領域
と、リング状のゲート電極とをセルフアライン的に形成
することができるので、高い位置精度をもって相互の領
域、ゲート電極を形成できる。特にチャネルストップ領
域をドレイン領域に対して位置ずれすることなく精度よ
く形成できる。
【００２０】同時に、ソース領域から一部ゲート部に跨
がる部分の直下に予め第１導電型イオン注入領域を形成
し、このイオン注入領域を第２のマスクを用いた第２の
イオン注入時に第２導電型不純物で打ち返すことによ
り、第１のマスクと第２のマスクが多少ずれても、ソー
ス領域直下にチャネルストップ領域と同程度の濃度の第
２導電型イオン注入領域を形成することがない。
【００２１】
【発明の実施の形態】本発明に係る増幅型固体撮像素子
は、第１導電型の半導体基板上に第２導電型のオーバー
フローバリア領域及び第１導電型半導体領域が順次形成
され、前記第１導電型半導体領域にソース領域、ドレイ
ン領域及びゲート部からなる増幅型画素トランジスタが
形成され、ドレイン領域直下の第１導電型半導体領域内
に、ゲート部の前記第１導電型半導体領域に蓄積された
信号電荷に対する第２導電型のチャネルストップ領域が
形成された構成とする。第２導電型のチャネルストップ
領域はドレイン領域の全部又は一部にゲート部を囲うよ
うに形成することができる。
【００２２】上記増幅型固体撮像素子において、チャネ
ルストップ領域の不純物濃度は前記ドレイン領域の不純
物濃度より低く設定する。
【００２３】上記増幅型固体撮像素子において、ソース
領域とオーバーフローバリア領域間には、前記第１導電
型半導体領域が存在するようになす。
【００２４】上記増幅型固体撮像素子において、チャネ
ルストップ領域とオーバーフローバリア領域間には、前
記第１導電型半導体領域が存在するようになす。
【００２５】上記増幅型固体撮像素子において、チャネ
ルストップ領域のポテンシャルは、オーバーフローバリ
ア領域のポテンシャルより浅く、ドレイン領域のポテン
シャルより深くなるように設定する。
【００２６】上記増幅型固体撮像素子において、半導体
基板にリセット電圧を与える手段を有した構成とする。
【００２７】上記増幅型固体撮像素子において、チャネ
ルストップ領域はゲート部を取り囲むように形成する。
【００２８】上記増幅型固体撮像素子において、ソース
領域の直下の第１導電型半導体領域中にドレイン領域直
下のチャネルストップ領域より不純物濃度の低い第２導
電型イオン注入領域が形成された構成とする。
【００２９】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域及び第１導電型半導体領域を順次形
成し、該第１導電型半導体領域上にゲート絶縁膜を形成
する工程と、イオン注入法により第１導電型半導体領域
内のドレイン領域直下に対応する位置に第２導電型のチ
ャネルストップ領域を選択的に形成する工程と、ゲート
絶縁膜上にリング状のゲート電極を形成する工程と、リ
ング状のゲート電極をマスクにイオン注入法により、第
１導電型半導体領域の表面にソース領域及びドレイン領
域を形成して増幅型画素トランジスタを形成する工程を
有する。
【００３０】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域、第１導電型半導体領域、ゲート絶
縁膜及びゲート電極材料層を順次形成する工程と、同一
のマスクを用いて第１のイオン注入により、第１導電型
半導体領域の表面にソース領域及びドレイン領域を形成
し、第２のイオン注入により第１導電型半導体領域のド
レイン領域直下に対応する位置に第２導電型のチャネル
ストップ領域を形成する工程と、マスクを用いて前記ゲ
ート電極材料層を選択的にパターニングし、リング状の
ゲート電極を形成して増幅型画素トランジスタを形成す
る工程を有する。
【００３１】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域、第１導電型半導体領域、ゲート絶
縁膜及びゲート電極材料層を順次形成する工程と、マス
クを用いてゲート電極材料層を選択的にパターニング
し、リング状のゲート電極を形成する工程と、前記マス
クを用いて第１のイオン注入により第１導電型半導体領
域の表面にソース領域及びドレイン領域を形成し、第２
のイオン注入により第１導電型半導体領域のドレイン領
域直下に対応する位置に第２導電型のチャネルストップ
領域を形成して増幅型画素トランジスタを形成する工程
を有する。
【００３２】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域、第１導電型半導体領域及びゲート
絶縁膜を順次形成する工程と、第１のマスクを用いてイ
オン注入により第１導電型半導体領域のソース領域直下
に対応する位置に第１導電型のイオン注入領域を選択的
に形成する工程と、ゲート絶縁膜上にゲート電極材料層
を形成する工程と、第２のマスクを用いて第１のイオン
注入により、第１導電型半導体領域の表面にソース領域
及びドレイン領域を選択的に形成し、第２のイオン注入
により第１導電型半導体領域のドレイン領域直下に対応
する位置に第２導電型のチャネルストップ領域を形成す
ると同時にイオン注入領域を第２導電型不純物で打ち返
す工程と、第２のマスクを用いて前記ゲート電極材料層
を選択的にパターニングしてリング状のゲート電極を形
成し、増幅型画素トランジスタを形成する工程を有す
る。
【００３３】本発明に係る増幅型固体撮像素子の製造方
法は、第１導電型の半導体基板上に第２導電型のオーバ
ーフローバリア領域、第１導電型半導体領域、ゲート絶
縁膜及びゲート電極材料層を順次形成する工程と、第１
のマスクを用いて前記第１導電型半導体領域のソース領
域から一部ゲート部に跨がる部分直下に対応する位置
に、第１導電型イオン注入領域を選択的に形成する工程
と、第２のマスクを用いて第１のイオン注入により第１
導電型半導体領域の表面にソース領域及びドレイン領域
を形成し、第２のイオン注入によりドレイン領域直下に
対応する位置に第２導電型のチャネルストップ領域を形
成すると同時に、イオン注入領域を第２導電型不純物で
打ち返す工程と、第２のマスクを用いて前記ゲート電極
材料層を選択的にパターニングしてリング状のゲート電
極を形成し、増幅型画素トランジスタを形成する工程を
有する。
【００３４】以下、図面を参照して本発明の実施例を説
明する。
【００３５】図１〜図３は本発明に係る増幅型固体撮像
素子の基本的構成例を示す。但し、図１は平面図、図２
は信号線、垂直選択線、コンタクトバッファ層、ドレイ
ン電源線を省略した画素ＭＯＳトランジスタのみの平面
図、図３は図２のＢ−Ｂ線上の断面図を示す。
【００３６】本例に係る増幅型固体撮像素子２１は、図
１〜図３に示すように、前述と同様に第１導電型例えば
ｐ型のシリコン半導体基板２２上に第２導電型即ちｎ型
の半導体層、即ちオーバーフローバリア領域２３及びｐ
型半導体ウエル領域２４が形成され、このｐ型半導体ウ
エル領域２４上にＳｉＯ2 等によるゲート絶縁膜２５を
介して光を透過しうるリング状のゲート電極２６が形成
され、そのリング状のゲート電極２６の中心孔及び外周
に対応するｐ型半導体ウエル領域２４に夫々ゲート電極
２６を挟むようにセルフアラインによるイオン注入法で
夫々ｎ型のソース領域２７及びドレイン領域２８が形成
され、ここに１画素となる画素ＭＯＳトランジスタ２９
が構成される。
【００３７】リング状のゲート電極２６は、光をできる
だけ吸収しないように薄いか、透明の材料が選ばれ、例
えば多結晶シリコン、タングステンポリサイド、タング
ステンシリサイド等を用いうる。本例では透光性のよい
薄膜の多結晶シリコンが用いられる。
【００３８】この画素ＭＯＳトランジスタ２９が、図１
及び図２に示すように、複数個マトリックス状に配列さ
れ、各列に対応する画素ＭＯＳトランジスタ２９のソー
ス領域２７が垂直方向に沿って形成された例えば第１層
Ａｌによる共通の信号線３１に接続され、この信号線３
１と直交するように画素ＭＯＳトランジスタ２９の各行
間に対応する位置に例えば第２層Ａｌによる垂直選択線
３２が水平方向に沿って形成される。
【００３９】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ２９の夫々のリング状のゲート電極２
６と垂直選択線３２とに延長するようにＵ字状の配線
層、即ちコンタクトバッファ層３３が形成され、このコ
ンタクトバッファ層３３と夫々２つの画素ＭＯＳトラン
ジスタ２９及び垂直選択線３２とが接続される。
【００４０】さらに、コンタクトバッファ層３３にまた
がらない画素ＭＯＳトランジスタ２９間に、ドレイン領
域２８に接続した例えば第１層Ａｌによるドレイン電源
線３４が形成される。３５はドレイン電源線３４とドレ
イン領域２８とのドレインコンタクト部、３６はソース
領域２７と信号線３１とのソースコンタクト部、３７は
コンタクトバッファ層３３と垂直選択線３２とのコンタ
クト部である。
【００４１】そして、本例では、特に、図２及び図３に
示すように、ドレイン領域２８直下のｐ型半導体ウエル
領域２４内に、ゲート部、即ちゲート電極３６下のｐ型
半導体ウエル領域２４に蓄積された信号電荷ｈ（図１５
参照）に対するチャネルストップ領域、本例ではｎ型の
チャネルストップ領域４１が形成される。本例のチャネ
ルストップ領域４１は、ゲート電極３６を取り囲むよう
にドレイン領域２８の全域の直下に形成される。
【００４２】ドレイン領域２８直下のチャネルストップ
領域４１は、ドレイン領域２８からオーバーフローバリ
ア領域２３に亘って形成してもよく、或いは、ドレイン
領域２８からオーバーフローバリア領域２３に亘ってポ
テンシャルデップが形成されないようにしながらドレイ
ン領域２８とオーバーフローバリア領域２３の中間に、
即ちチャネルストップ領域４１とオーバーフローバリア
領域２３間にｐ型半導体ウエル領域２４が存在するよう
に形成するようにしてもよい。図３はドレイン領域２８
とオーバーフローバリア領域２３の中間に形成した例で
あり、後述するように、この場合の方が実用的である。
【００４３】チャネルストップ領域４１は、不純物濃度
を制御して信号電荷蓄積状態において、図４に示すよう
に、そのポテンシャルがオーバーフローバリア領域２３
のポテンシャルより浅く、ドレイン領域２８のポテンシ
ャルにより深くなるように設定される。
【００４４】チャネルストップ領域４１の不純物濃度
は、例えばリセット動作又は電子シャッタ動作で基板２
２側に信号電荷ｈを排出するときに、ポテンシャルデッ
プが形成されないような濃度に設定されねばならない。
従って、チャネルストップ領域４１の不純物濃度は、ド
レイン領域２８の不純物濃度より低く、オーバーフロー
バリア領域２３の不純物濃度より高く設定される。各領
域２８，４１及び２３間の濃度差は例えば１桁ずつ異な
らせることができる。
【００４５】この増幅型固体撮像素子では、半導体基板
２２にリセット動作或いは電子シャッタ動作時に所定の
リセット電圧或いは電子シャッタ電圧を与えるための手
段（これらを総称してリセット電圧を与えるための手段
という）が設けられる。
【００４６】リセット動作或いは電子シャッタ動作時、
選択画素のゲート電極には所要の電圧が印加され、非選
択画素にはゲート電圧は印加されない。これによって各
画素共に共通の基板電圧（リセット電圧）が印加されて
も、選択画素の信号電荷だけがリセットされる。
【００４７】尚、チャネルストップ領域４１を形成する
と、リセット動作（又は電子シャッタ動作）に要する基
板電圧は大きく（絶対値で大きく）ならざるを得ない。
そこで、本実施例では、リセット動作（又は電子シャッ
タ動作）に要する基板電圧が低く（絶対値が大きく）な
りすぎないように、チャネルストップ領域４１の不純物
濃度を出来るだけ低い最適値に設定するようになすを可
とする。
【００４８】上述した本実施例に係る増幅型固体撮像素
子２１によれば、ゲート部を取り囲むドレイン領域２８
の全域の直下にｎ型のチャネルストップ領域４１を形成
することにより、ゲート電極２６下のｐ型半導体ウエル
領域２４に蓄積された信号電荷ｈは、このチャネルスト
ップ領域４１で形成されたポテンシャルバリアによっ
て、隣接する画素ＭＯＳトランジスタに漏れ出ることが
阻止され、いわゆるブルーミングの発生を抑制すること
ができる。
【００４９】因みに、図１６及び図１７の比較例の画素
ＭＯＳトランジスタ９の場合には、前述した図５のシミ
ュレーションで示すように、ポテンシャルバリアがドレ
イン領域以外は全く形成されておらず、ゲート電極下に
蓄積された信号電荷がｐ型半導体ウエル領域４を通って
隣接する画素ＭＯＳトランジスタ側に流れ易く、ブルー
ミングが発生し易くなる。
【００５０】之に対し、本実施例の場合には図４のポテ
ンシャルのシミュレーション（但し、図４では後述する
イオン注入による打ち返しでソース領域の直下に低濃度
のｎ型イオン注入領域が形成された場合である）で示す
ように、チャネルストップ領域４１によってドレイン領
域２８の表面以外の領域、即ちドレイン領域直下の領域
でもポテンシャルバリアが形成され、ゲート電極２６下
に蓄積された信号電荷ｈはこのチャネルストップ領域４
１のポテンシャルバリアによって隣接する画素ＭＯＳト
ランジスタに流れず、ブルーミングの発生が阻止され
る。尚、画素間のドレイン領域の幅が広い場合にはソー
ス領域２７直下にＮ型イオン注入領域を形成する必要は
なく、このときには、図４のシミュレーションでソース
領域直下のポテンシャルも３次元効果で浅くなる。
【００５１】また、このチャネルストップ領域４１によ
るポテンシャルバリアにより、信号電荷量が増加し、出
力電圧、ダイナミックレンジの増加が図れる。
【００５２】図５で示す比較例の場合、光電変換によっ
て生じた正孔、電子のうちの電子は、オーバーフローバ
リア領域に蓄積され、オーバーフローバリア領域のポテ
ンシャルを変調させてしまうが、本実施例では、チャネ
ルストップ領域４１を設けたことにより、電子はこのチ
ャネルストップ領域４１を通じてドレイン領域２８に吸
収される。従って、オーバーフローバリア領域及びセン
サー領域のポテンシャルが電子によって変調されること
がない。
【００５３】チャネルストップ領域４１は、ドレイン領
域２８からオーバーフローバリア領域２３に至る全てに
亘って形成するようにしてもよいが、しかし、チャネル
ストップ領域４１が比較的に深い位置にあるため、複数
回のイオン注入工程が必要となる。之に対し、１回のイ
オン注入でチャネルストップ領域４１を形成した場合、
ｐ型半導体ウエル領域２４内にチャネルストップ領域４
１が形成されることから、途中に接合が形成されるも、
基板電圧を掛けて行くと接合部のポテンシャルがつぶれ
て、ポテンシャル的にドレイン領域からオーバーフロー
バリアまでつながった形になる。
【００５４】実際的には、ドレイン領域２８とオーバー
フローバリア領域４１の間の中間に適度の不純物濃度の
ｎ型チャネルストップ領域４１を形成することにより、
ドレイン領域２８からオーバーフローバリア領域２４ま
でポテンシャルデップを形成することなく、電位的につ
ながることができる。ドレイン領域２８からオーバーフ
ローバリア領域２４間の全てに亘ってチャネルストップ
領域４１でつなげる必要はなく、電位的につながるよう
に形成すればよい。従って、この場合にはイオン注入工
程が１回で済み、製造を容易にする。
【００５５】また、チャネルストップ領域４１の不純物
濃度が高くなりすぎると、このチャネルストップ領域４
１がｎ型領域に固まり過ぎてしまい、基板電圧を掛けて
リセット動作、或はシャッタ動作する時に信号電荷を基
板側に排出することができなくなる。之に対し、本実施
例では、チャネルストップ領域４１の不純物濃度をドレ
イン領域２８の不純物濃度より低くすることにより、リ
セット動作及びシャッタ動作をスムースに行わせること
ができる。
【００５６】オーバーフローバリア領域２４のポテンシ
ャルより、チャネルストップ領域４１のポテンシャルを
高くすることにより、ブルーミングの発生を抑制すると
共に、リセット動作、或はシャッタ動作時に信号電荷を
基板側のみに確実に流すことができる。
【００５７】本実施例ではソース領域とオーバーフロー
バリア領域間にｐ型ウエル領域が存在していることによ
り、前述したように、信号電荷を基板側に流す方式のリ
セット動作、或はシャッタ動作において、オーバーフロ
ーバリア領域のポテンシャルに影響を与えることがな
く、信号電荷を基板側にスムーズに排出することができ
る。
【００５８】図７は、本発明に係る増幅型固体撮像素子
の他の例を示す。前述の実施例ではチャネルストップ領
域４１をゲート部を囲うようにドレイン領域直下に形成
するようにしたが、図７の実施例では、ゲート部の周囲
の一部、即ち比較的に面積の広い４隅に対応する部分に
チャネルストップ領域４１を選択的に形成した場合であ
る。他の構成は図２及び図３と同様であるので詳細説明
を省略する。
【００５９】この実施例によれば、４隅部のチャネルス
トップ領域４１の影響で他のゲート部を囲う領域のポテ
ンシャルが浅くなりポテンシャルバリア８０が形成され
る。従って、このポテンシャルバリア８０によって、信
号電荷が隣接する画素ＭＯＳトランジスタへ漏れ出るこ
とが阻止され、ブルーミングの発生を抑制することがで
きる。特に、この構成は、画素の高密度化に伴って水平
方向及び垂直方向のドレイン領域の幅が狭くなってゲー
ト部の全周にチャネルストップ領域の形成が困難となっ
た場合に有効である。
【００６０】図６は本発明に係る増幅型固体撮像素子の
他の例を示す。画素間のドレイン領域２８の幅が比較的
広い場合には、図３に示したように、ソース領域２７下
はｐ型ウエル領域２４のみで十分である。しかし、画素
間のドレイン領域２８の幅が狭くなった場合には、ソー
ス領域２７下とオーバーフローバリア領域２３間がｐ型
半導体ウエル領域２４のみであると、オーバーフローバ
リアが形成されにくくなる。
【００６１】そこで、図６の実施例では、画素間のドレ
イン領域２８の幅が狭い構造の画素ＭＯＳトランジスタ
において、ソース領域２７直下のｐ型半導体ウエル領域
２４内にドレイン領域２８直下のｎ型のチャネルストッ
プ領域４１より低濃度のｎ型イオン注入領域８１を形成
するようになす。その他の構成は図３と同様であるの
で、対応する部分には同一符号を付して重複説明を省略
する。
【００６２】このように、画素間のドレイン領域２８の
幅が狭い構造の画素ＭＯＳトランジスタでは、そのドレ
イン領域２８下にチャネルストップ領域４１を形成する
と共に、ソース領域２７下にチャネルストップ領域４１
より低濃度のｎ型イオン注入領域８１を形成することに
より、十分オーバーフローバリアが形成されると共に、
隣接画素への信号電荷の漏れ出しを阻止することができ
る。
【００６３】次に、上述の増幅型固体撮像素子の製造例
を説明する。
【００６４】図８〜図９は、本発明に係る増幅型固体撮
像素子の製造方法の一例を示す。本例においては、図８
Ａに示すように、ｐ型シリコン基板２２上にｎ型のオー
バーフローバリア領域２３，ｐ型半導体ウエル領域２４
を順次形成した後、ｐ型半導体ウエル領域２４の表面に
例えばＳｉＯ2 等によるゲート絶縁膜２５を例えばＣＶ
Ｄ法により被着形成する。
【００６５】次に、図８Ｂに示すように、ゲート絶縁膜
２５上に、爾後形成されるドレイン領域の直下の部分に
対応する位置に開口４３を有する第１のフォトレジスト
マスク４４を形成し、このフォトレジストマスク４４を
介してｎ型不純物４５をイオン注入し、ｐ型ウエル領域
２４内にｎ型のチャネルストップ領域４１を形成する。
この場合、イオン注入と拡散熱処理を併用することによ
って、深さ方向に所要の幅に亘ってチャネルストップ領
域を形成できる。
【００６６】ｎ型不純物４５のイオン注入の最適なエネ
ルギー、ドーズ量は、画素ＭＯＳトランジスタの大き
さ、形状、ドレイン領域の幅、オーバーフローバリア領
域の表面からの深さ及び濃度等によって設定される。
【００６７】次に、図８Ｃに示すように、第１のフォト
レジストマスク４４を除去した後、ゲート絶縁膜２５上
にゲート電極となる電極材料層、例えば薄い多結晶シリ
コン層４６を例えばＣＶＤ（化学気相成長）法にて形成
し、この多結晶シリコン層４６上にゲート電極に対応す
るパターンを有する第２のフォトレジストマスク４７を
形成する。
【００６８】次に、図９Ｄに示すように、この第２のフ
ォトレジストマスク４７を介して例えば異方性エッチン
グによって、多結晶シリコン層４６を選択的にエッチン
グ除去して、多結晶シリコン層４６によるゲート電極２
６を形成する。
【００６９】次に、図９Ｅに示すように、同じ第２のフ
ォトレジストマスク４７及びゲート電極２６をイオン注
入用マスクとして用い、ｎ型不純物４８をイオン注入し
てセルファラインにて、ｐ型半導体ウエル領域２４の表
面にｎ型のソース領域２７及びドレイン領域２８を形成
する。このとき、ドレイン領域２８はチャネルストップ
領域４１の直上に形成されることになる。
【００７０】しかる後、第２のフォトレジストマスク４
７を除去して、図９Ｆに示すようにドレイン領域２８の
直下のｐ型半導体ウエル領域２４内にチャネルストップ
領域４１が形成されてなる目的の画素ＭＯＳトランジス
タ２９を得る。
【００７１】この製造方法によれば、ゲート電極２６と
ソース領域２７及びドレイン領域２８とがセルフアライ
ンにて精度よく形成され、ドレイン領域２８の直下にチ
ャネルストップ領域４１が形成された画素ＭＯＳトラン
ジスタを容易に且つ精度よく形成することができる。こ
れによってブルーミングの発生しない増幅型固体撮像素
子が容易に製造できる。
【００７２】図１０は、本発明に係る増幅型固体撮像素
子の製造方法の他の例を示す。本例においては、図１０
Ａに示すように、ｐ型シリコン基板２２上にｎ型のオー
バーフローバリア領域２３、ｐ型半導体ウエル領域２４
を順次形成した後、ｐ型ウエル領域２４の表面に例えば
ＳｉＯ2 等によるゲート絶縁膜２５及びゲート電極とな
る薄い多結晶シリコン層４６を順次、例えばＣＶＤ法に
より形成する。
【００７３】次に、図１０Ｂに示すように、多結晶シリ
コン層４６上に各ゲート電極に対応するパターンを有す
るフォトレジストマスク５１を形成し、このフォトレジ
ストマスク５１を介して先ず第１のｎ型不純物イオン注
入５２を行ってｐ型半導体ウエル領域２４内のドレイン
領域及びソース領域直下に対応する所定深さ位置にｎ型
イオン注入領域４１及び４２を形成する。ドレイン領域
直下に対応するｎ型イオン注入領域４１がチャネルスト
ップ領域として作用する。次いで、同じフォトレジスト
マスク５１を用いて第２のｎ型不純物イオン注入５３を
行って、ｐ型半導体ウエル領域２４の表面にソース領域
２７及びドレイン領域２８を形成する。第１のイオン注
入５２と第２のイオン注入５３とは、どちらを先にして
も良い。
【００７４】次に、同じフォトレジストマスク５１を用
いて多結晶シリコン層４６を選択的にエッチング除去し
てリング状のゲート電極２６を形成し、図１０Ｃに示す
目的の画素ＭＯＳトランジスタ２９を得る。この例で
は、ソース領域２７及びドレイン領域２８の直下に夫々
ｎ型イオン注入領域４２及び４１が形成された構成をと
る。
【００７５】前述の図８及び図９の製法では、第１及び
第２のフォトレジストマスク４４及び４７を用いている
ため、相互のマスク合わせずれで、ドレイン領域２８と
その直下のチャネルストップ領域４１が厳密に一致させ
ることが難しい。しかし、この図１０の製法によれば、
１つのフォトレジストマスク５１を用いてソース領域２
７及びドレイン領域２８と、チャネルストップ領域４１
と、ゲート電極２６とをセルフアラインで形成すること
ができるので、ドレイン領域２８直下に対応する位置に
精度よくチャネルストップ領域４１を形成することがで
きる。同時に、マスク工程も図８及び図９の場合に比べ
て１つ省略することができ、製造工程の簡素化が図れ
る。
【００７６】図１１は本発明に係る増幅型固体撮像素子
の製造方法の他の例を示す。本例においては、図１１Ａ
に示すように、ｐ型シリコン基板２２上にｎ型のオーバ
ーフローバリア領域２３、ｐ型半導体ウエル領域２４を
順次形成し、この上に更にＳｉＯ2 等によるゲート絶縁
膜２５を形成する。このゲート絶縁膜２５上に爾後形成
されるソース領域に対応する部分に開口５５を有する第
１のフォトレジストマスク５６を形成し、この第１のフ
ォトレジストマスク５６を介してｐ型不純物５７をイオ
ン注入しソース領域の直下に対応するｐ型半導体ウエル
領域内にｐ型イオン注入領域５８を形成する。
【００７７】ここで、ｐ型イオン注入領域５８を形成す
るｐ型不純物のイオン注入は、ドレイン領域の幅が狭い
構造の場合には、爾後のドレイン領域下のｎ型のチャネ
ルストップ領域と同程度の飛程距離ＲP 、ｎ型チャネル
ストップ領域より少ないドーズ量でイオン注入する。ド
レイン領域の幅が広い構造の場合はドレイン領域下のｎ
型チャネルストップ領域と同程度の飛程距離ＲP でｎ型
チャネルストップ領域と同程度のドーズ量でｐ型不純物
をイオン注入する。
【００７８】次に、図１１Ｂに示すように、第１のフォ
トレジストマスク５６を除去した後、ゲート絶縁膜２５
上にゲート電極となる薄い多結晶シリコン層４６を被着
形成し、その上にゲート電極に対応するパターンを有す
る第２のフォトレジストマスク５９を被着形成し、この
第２のフォトレジストマスク５９を介してｐ型ウエル領
域２４内のドレイン領域及びソース領域直下に対応する
位置に第１のｎ型不純物イオン注入６０を行う。
【００７９】この第１のｎ型不純物イオン注入６０によ
ってドレイン領域直下に対応する位置にｎ型のイオン注
入領域即ちチャネルストップ領域４１が形成されると同
時に、ソース領域直下に形成されたｐ型イオン注入領域
５８がこのｎ型不純物で打ち返される。
【００８０】ｐ型イオン注入領域４８のドーズ量がｎ型
不純物イオン注入６０のドーズ量より少ないときには、
打ち返しによって低濃度のｎ型イオン注入領域５８ｎが
形成される。ｐ型イオン注入領域５８のドーズ量がｎ型
不純物イオン注入６０のドーズ量と同程度のときには、
打ち返しによって相殺されｐ型領域５８ｐに戻る。
【００８１】次いで、同じ第２のフォトレジストマスク
５９を介して第２のｎ型不純物イオン注入６１を行って
ｐ型ウエル領域２４の表面にｎ型のソース領域２７及び
ドレイン領域２８を形成する。第１のｎ型不純物イオン
注入６０と第２のｎ型不純物イオン注入６１はどちらが
先であってもよい。
【００８２】次に、同じ第２のフォトレジストマスク５
９を用いて多結晶シリコン層４６を選択的にエッチング
除去し、リング状のゲート電極２６を形成し、図１１Ｃ
に示すように、目的の画素ＭＯＳトランジスタ２９を得
る。
【００８３】この製法によれば、第２のフォトレジスト
マスク５９を用いて、ソース領域２７及びドレイン領域
２８と、ドレイン領域２８の直下のｎ型のチャネルスト
ップ領域４１と、ゲート電極２６とをセルフアラインに
て形成することができるので、ドレイン領域２８直下に
対応する位置に精度よくチャネルストップ領域４１を形
成することができる。
【００８４】しかも、チャネルストップ領域４１を形成
するためのｎ型不純物イオン注入６０の前工程で、予め
ソース領域２７の直下にｐ型イオン注入領域５８を形成
して置くことにより、ｎ型不純物イオン注入６０の際
に、ソース領域２７直下のｐ型イオン注入領域５８が打
ち返され、ソース領域２７直下に低濃度のｎ型イオン領
域５８ｎが形成される。又は、打ち返しによってｐ型イ
オン注入領域５８がｎ型不純物で相殺され、ソース領域
２７下にはｎ型イオン注入領域が形成されることがな
い。
【００８５】図１２は本発明に係る増幅型固体撮像素子
の製造方法の他の例を示す。本例においては、図１２Ａ
に示すように、ｐ型シリコン基板２２上にｎ型のオーバ
ーフローバリア領域２３、ｐ型半導体ウエル領域２４を
順次形成し、この上に更にＳｉＯ2 等によるゲート絶縁
膜２５及びゲート電極となる薄い多結晶シリコン層４６
を順次形成する。そして、多結晶シリコン層４６上にソ
ース領域からゲート部に一部跨がる領域に対応する部分
に開口６３を有する第１のフォトレジストマスク６４を
形成し、この第１のフォトレジストマスク６４を介して
ｐ型不純物イオン注入６５を行ってソース領域の直下に
対応するｐ型ウエル領域２４内にソース領域より広面積
のｐ型イオン注入領域６７を形成する。このときのｐ型
不純物は図１１で説明したと同じ条件でイオン注入す
る。
【００８６】次に、図１２Ｂに示すように、第１のフォ
トレジストマスク６５を除去し、改めて多結晶シリコン
層４６上にゲート電極に対応するパターンを有する第２
のフォトレジストマスク６６を形成する。そして、この
第２のフォトレジストマスク６６を介してｐ型半導体ウ
エル領域２４内のドレイン領域及びソース領域直下に対
応する位置に第１のｎ型不純物イオン注入６８を行う。
これによって、ドレイン領域直下に対応する位置にｎ型
のチャネルストップ領域４１が形成されると同時に、ソ
ース領域直下のｐ型イオン注入領域６７がｎ型不純物で
打ち返される。ｐ型イオン注入領域６７のドーズ量がｎ
型不純物イオン注入６８のドーズ量より少ないときに
は、打ち返しによって低濃度のｎ型イオン注入領域６７
ｎが形成される。この打ち返しにより、ソース領域２７
下のｎ型イオン注入領域６７ｎの濃度、ポテンシャルを
ドレイン領域２８直下のチャネルストップ領域４１とは
独立に設定できる。ｐ型イオン注入領域６７のドーズ量
がｎ型不純物イオン注入６８のドーズ量と同程度のとき
には、打ち返しによって相殺されｐ型領域６７ｐに戻
る。
【００８７】次いで、同じ第２のフォトレジストマスク
６６を介して第２のｎ型不純物イオン注入６９を行い、
ｐ型半導体ウエル領域２４の表面にｎ型のソース領域２
７及びドレイン領域２８を形成する。第１のｎ型不純物
イオン注入６８と第２のｎ型不純物イオン注入６９と
は、どちらが先にあってもよい。
【００８８】次に、同じ第２のフォトレジストマスク６
６を用いて多結晶シリコン層４６を選択的にエッチング
除去し、リング状のゲート電極２６を形成し、図１２Ｃ
に示すように、目的の画素ＭＯＳトランジスタ２９を得
る。
【００８９】この製法によれば、第２のフォトレジスト
マスク６６を用いて、ソース領域２７及びドレイン領域
２８と、ドレイン領域２８の直下のｎ型のチャネルスト
ップ領域４１と、ゲート電極２６とをセルフアラインに
て形成することができるので、ドレイン領域２８直下に
対応する位置に精度よくチャネルストップ領域４１を形
成することができる。
【００９０】しかも、チャネルストップ領域４１を形成
する際のｎ型不純物イオン注入６８の前工程で、予めソ
ース領域２７の直下にソース領域より広い面積のｐ型イ
オン注入領域６７を形成して置くことにより、第２のフ
ォトレジストマスク６６の多少のマスクずれに拘らずｎ
型不純物イオン注入６８でｐ型不純物イオン注入領域６
７の両端を残してｐ型不純物イオン注入領域６７が打ち
返され、ソース領域２７直下に正確に低濃度のｎ型イオ
ン注入領域６７ｎが形成される。又は、打ち返しによっ
てｐ型イオン注入領域６７がｎ型不純物で相殺され、ソ
ース領域２７下にはｎ型イオン注入領域が形成されな
い。即ち、第２のフォトレジストマスク６６と第１のフ
ォトレジストマスク６５との間でマスクずれがあって
も、少なくとも、ソース領域２７下にチャネルストップ
領域４１と同程度の不純物濃度のｎ型イオン注入領域が
形成されることはない。ｎ型イオン注入領域６７ｎは、
前述の例と同様に、その濃度、ポテンシャルがチャネル
ストップ領域４１とは独立に設定できる。
【００９１】図１３及び図１４は、本発明に係る増幅型
固体撮像素子の製造方法の他の例を示す。本例において
は、図１３Ａに示すように、ｐ型シリコン基板２２上に
ｎ型のオーバーフローバリア領域２３、ｐ型半導体ウエ
ル領域２４を順次形成し、さらにチャネルを構成するｐ
型の電荷蓄積ウエル領域、いわゆるセンサウエル領域７
１を形成し、この上にＳｉＯ2 等によるゲート絶縁膜２
５及びゲート電極となる薄い多結晶シリコン層４６を順
次形成する。ここで、ｐ型半導体基板２２、ｐ型半導体
ウエル領域２４及びｐ型センサウエル領域７１の不純物
濃度関係は、センサウエル領域７１が最も高く、次いで
ｐ型半導体基板２２、ｐ型半導体ウエル領域２４の順に
低くなっている。
【００９２】次に、図１３Ｂに示すように、多結晶シリ
コン層４６上に画素のゲート電極に対応するパターンを
有するフォトレジストマスク７２を形成する。そして、
このフォトレジストマスク７２を用いて多結晶シリコン
層４６を選択エッチングして多結晶シリコン層４６によ
るゲート電極２６を形成する。
【００９３】次に、図１４Ｃに示すように、同じフォト
レジストマスク７２を用いて、第１のｎ型不純物イオン
注入７４を行い、ｎ型のソース領域２７及びドレイン領
域２８を形成し、次いで、同じくフォトレジストマスク
７２を用いて第２のｎ型不純物イオン注入７５を行い、
ｐ型半導体ウエル領域２４内のドレイン領域２８及びソ
ース領域２７直下に対応する所定深さ位置にｎ型イオン
注入領域４１及び４２を形成する。ドレイン領域２８直
下に対応するｎ型イオン注入領域４１がチャネルストッ
プ領域として作用する。第１のイオン注入７４と第２の
イオン注入７５とは、どちらを先にしても良い。
【００９４】次に、図１４Ｄに示すように、ゲート電極
２６上の絶縁膜に開口したコンタクト孔（図示せず）を
通して隣接する２つのゲート電極２６に接続するよう
に、ゲート電極２６と同材料、本例では多結晶シリコン
によるコンタクトバッファ層（いわゆる画素間配線層）
３３を形成し、互にゲート電極２６同士が接続された目
的の画素ＭＯＳトランジスタ２９を得る。
【００９５】この画素ＭＯＳトランジスタ２９では、信
号電荷（正孔）ｈがセンサウエル領域７１内に蓄積さ
れ、この信号電荷によってチャネル電流（ドレイン電
流）が変化を受けることになる。
【００９６】なお、ここでは、コンタクト孔の開口時の
プロセスダメージは受けるが、コンタクトバッファ層３
３とゲート電極２６が同等の材質であるため、仕事関数
差による、コンタクト部の下のポテンシャルシフト（い
わゆるチャネルポテンシャルが局所的に変化すること）
は回避できる。
【００９７】この製法によれば、１つのフォトレジスト
マスク７２を用いて、ゲート電極２６と、チャネルを構
成するセンサウエル領域７１と、ソース領域２７及びド
レイン領域２８と、さらにソース領域２７及びドレイン
領域２８直下のｎ型イオン注入領域４１及び４２とがセ
ルファライン的に形成される。従って、ソース領域２７
及びドレイン領域２８の直下に対応する位置に精度よく
ｎ型イオン注入領域４２及びチャネルストップ領域４１
を形成することができる。同時にマスク工程も図８及び
図９の場合に比べて１つ省略することができ、製造工程
の簡素化が図れる。
【００９８】尚、図１４及び図１５で説明したセンサウ
エル領域７１は、前述の各実施例にも適用することがで
きる。
【００９９】また、図１１及び図１２の製造例では、夫
々フォトレジストマスク５９及び６６を用いて、第１の
ｎ型不純物イオン注入及び第２のｎ型不純物イオン注入
を行った後、多結晶シリコン層４６をパターニングして
ゲート電極を形成するようにしているが、その他、夫々
フォトレジストマスク５９及び６６を用いて、先に多結
晶シリコン層４６をパターニングしてゲート電極２６を
形成した後に、第１のｎ型不純物イオン注入及び第２の
ｎ型不純物イオン注入を行うようにしてもよい。
【０１００】図１５は本発明に係る増幅型固体撮像素子
の製造方法の更に他の例を示す。この例は、ゲート上に
フォトレジストマスクが形成され、このフォトレジスト
マスクを介してチャネルストップ領域を形成する際のイ
オン注入において、斜めのイオン注入を四方から行って
チャネルストップ領域を形成した場合である。即ち、画
素の水平方向と垂直方向に関するドレイン領域の幅が最
も狭い部分に平行に且つ例えば傾斜角を３０°以上とし
て夫々１／４のドーズ量で四方向ａ，ｂ，ｃ，ｄからイ
オン注入を行う。
【０１０１】この製法によれば、最もポテンシャルバリ
アの形成されにくいドレイン領域の幅の細い部分に有効
にｎ型不純物をイオン注入してチャネルストップ領域４
１を形成することが出来る。しかも、斜めイオン注入で
フォトレジストマスクの陰になる部分８４の濃度が低く
なることから、この陰の部分８４のポテンシャルが必要
以上に急峻に立ち上がらずゆるやかなポテンシャルで立
ち上がる。このため、この陰の部分８４でも入射光によ
って光電変換されることから、ゲート電極２６の部分以
外のこの陰の部分８４もセンサとして利用でき、結果と
してセンサ領域が広がり、感度が向上する。
【０１０２】また、画素間の水平方向及び垂直方向のド
レイン領域２８の幅が細いので、之より比較的面積の広
いソース領域２７に同じようにｎ型イオン注入領域を形
成すると、このソース領域下の広い面積のｎ型イオン注
入領域に影響されてリセット又は電子シャッタ動作が良
好に行えない。しかし、図１３の実施例では、斜めイオ
ン注入のためソース領域下にイオン注入されにくくなる
ので、リセット又は電子シャッタ動作が良好に行える。
【０１０３】尚、上例では、画素ＭＯＳトランジスタ２
９としてｎチャネル型について説明したが、ｐチャネル
型についても同様である。
【０１０４】
【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、増幅型画素トランジスタを構成するドレイン領域直
下の第１導電型半導体領域に信号電荷に対する第２導電
型のチャネルストップ領域が形成されるので、ブルーミ
ングの発生を抑えることができる。また信号電荷量を増
加させることができ、出力電圧、ダイナミンクレンジを
増加させることができる。また、光電変換された正孔−
電子のうち、信号電荷とならない電荷（例えばｎチャネ
ルの場合の電子）は、オーバーフローバリア領域に蓄積
されず、チャネルストップ領域を通じてドレイン領域に
吸収されるので、オーバーフローバリア領域のポテンシ
ャルが電子によって変調されることがない。
【０１０５】チャネルストップ領域の不純物濃度をドレ
イン領域の不純物濃度より低くすることにより、リセッ
ト又は電子シャッタ時に信号電荷を基板側に排出するこ
とができ、リセット動作、或は電子シャッタ動作をスム
ーズに行わせることができる。
【０１０６】ソース領域とオーバーフローバリア領域間
に第１導電型半導体領域が存在することにより、信号電
荷を基板側に流す方式のリセット動作、或は電子シャッ
タ動作時にオーバーフローバリア領域にポテンシャル的
影響を与えることがなく、信号電荷の基板側への排出が
スムーズに行える。
【０１０７】チャネルストップ領域をオーバーフローバ
リア領域間に第１導電型半導体領域を存在させるとき
は、１回のイオン注入工程でチャネルストップ領域の形
成を可能にし、不純物濃度を選ぶことによってドレイン
領域からオーバーフローバリア領域までポテンシャルデ
ップを形成することなく電位的につなげることができ
る。
【０１０８】チャネルストップ領域のポテンシャルがオ
ーバーフローバリア領域のポテンシャルより浅く、ドレ
イン領域のポテンシャルより深くすることにより、ブル
ーミングの発生を阻止し、リセット動作、或は電子シャ
ッタ動作を良好にする。
【０１０９】半導体基板にリセット電圧を与える手段を
有することにより、リセット又は電子シャッタ時、画素
トランジスタのゲート部下に蓄積された信号電荷を基板
側に排出させることができる。
【０１１０】チャネルストップ領域がゲート部を取り囲
むように形成するときは、ブルーミング阻止をより確実
に行うことができる。
【０１１１】ソース領域の直下の第１導電型半導体領域
内にチャネルストップ領域より不純物濃度の低い第２導
電型イオン注入領域を形成するときは、特にドレイン領
域の幅が狭い構造において、オーバーフローバリア領域
におけるポテンシャルバリアの形成を良好にする。
【０１１２】本発明に係る増幅型固体撮像素子の製造方
法によれば、増幅画素トランジスタを構成するソース領
域及びドレイン領域とゲート電極がセルフアライン的に
形成されると共に、ドレイン領域直下の第１導電型半導
体領域に第２導電型のチャネルストップ領域を精度よく
形成することができ、ブルーミングの発生を抑制し、信
号電荷量を増加するようにした増幅型固体撮像素子を容
易に製造することができる。
【０１１３】また、ソース領域及びドレイン領域と、ド
レイン領域下のチャネルストップ領域と、ゲート電極を
セルフアライン的に形成でき、且つソース領域下の第２
導電型イオン注入領域の濃度をチャネルストップ領域と
は独立に設定することができる。
【０１１４】更に、マスクずれに影響されることなく目
的のブルーミング阻止、リセット又は電子シャッタ動作
可能な増幅型画素トランジスタを形成することができ
る。
【図面の簡単な説明】
【図１】本発明に係る増幅型固体撮像素子の一例を示す
平面図である。
【図２】画素ＭＯＳトランジスタのみを示した平面図で
ある。
【図３】図２のＢ−Ｂ線上の断面図である。
【図４】本発明に係る画素ＭＯＳトランジスタのポテン
シャル図である。
【図５】比較例に係る画素ＭＯＳトランジスタのポテン
シャル図である。
【図６】本発明に係る増幅型固体撮像素子の他の例を示
す画素ＭＯＳトランジスタの断面図である。
【図７】本発明に係る増幅型固体撮像素子の他の例を示
す平面図である。
【図８】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す製造工程図である。Ｂ 本発明に係る増
幅型固体撮像素子の製造方法の一例を示す製造工程図で
ある。Ｃ 本発明に係る増幅型固体撮像素子の製造方法
の一例を示す製造工程図である。Ｄ 本発明に係る増幅
型固体撮像素子の製造方法の一例を示す製造工程図であ
る。Ｅ 本発明に係る増幅型固体撮像素子の製造方法の
一例を示す製造工程図である。Ｆ 本発明に係る増幅型
固体撮像素子の製造方法の一例を示す製造工程図であ
る。
【図９】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の他の例を示す製造工程図である。Ｂ 本発明に係る
増幅型固体撮像素子の製造方法の他の例を示す製造工程
図である。Ｃ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。
【図１０】Ａ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。Ｂ 本発明に係
る増幅型固体撮像素子の製造方法の他の例を示す製造工
程図である。Ｃ 本発明に係る増幅型固体撮像素子の製
造方法の他の例を示す製造工程図である。
【図１１】Ａ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。Ｂ 本発明に係
る増幅型固体撮像素子の製造方法の他の例を示す製造工
程図である。Ｃ 本発明に係る増幅型固体撮像素子の製
造方法の他の例を示す製造工程図である。
【図１２】Ａ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。Ｂ 本発明に係
る増幅型固体撮像素子の製造方法の他の例を示す製造工
程図である。Ｃ 本発明に係る増幅型固体撮像素子の製
造方法の他の例を示す製造工程図である。
【図１３】Ａ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。Ｂ 本発明に係
る増幅型固体撮像素子の製造方法の他の例を示す製造工
程図である。
【図１４】Ｃ 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す製造工程図である。Ｄ 本発明に係
る増幅型固体撮像素子の製造方法の他の例を示す製造工
程図である。
【図１５】本発明に係る増幅型固体撮像素子の製造方法
の他の例を示す平面図である。
【図１６】比較例に係る増幅型固体撮像素子の平面図で
ある。
【図１７】図１４のＡ−Ａ線上の断面図である。
【図１８】比較例の画素ＭＯＳトランジスタのみの平面
図である。
【図１９】図１６のＣ−Ｃ線上の断面図である。
【符号の説明】 ２１ 増幅型固体撮像素子、２２ ｐ型半導体基板、２
３ ｎ型オーバーフローバリア領域、２４ ｐ型半導体
ウエル領域、２５ ゲート絶縁膜、２６ ゲート電極、
２７ ソース領域、２８ ドレイン領域、２９ 画素Ｍ
ＯＳトランジスタ、３１ 信号線、３２ 垂直選択線、
３４ ドレイン電源線、４１ チャネルストップ領域、
４２ ｎ型イオン注入領域、５８，６７ ｐ型イオン注
入領域、５８ｎ，６７ｎ 低濃度のｎ型イオン注入領
域、５８ｐ，６７ｐ ｐ型領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 貴久 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 山根 淳二 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に第２導電型
    のオーバーフローバリア領域及び第１導電型半導体領域
    が順次形成され、 前記第１導電型半導体領域にソース領域、ドレイン領域
    及びゲート部からなる増幅型画素トランジスタが形成さ
    れ、 前記ドレイン領域直下の前記第１導電型半導体領域内
    に、前記ゲート部の前記第１導電型半導体領域に蓄積さ
    れた信号電荷に対する第２導電型のチャネルストップ領
    域が形成されて成ることを特徴とする増幅型固体撮像素
    子。
  2. 【請求項２】 前記チャネルストップ領域の不純物濃度
    が前記ドレイン領域の不純物濃度より低いことを特徴と
    する請求項１に記載の増幅型固体撮像素子。
  3. 【請求項３】 前記ソース領域と前記オーバーフローバ
    リア領域間に、前記第１導電型半導体領域が存在するこ
    とを特徴とする請求項１に記載の増幅型固体撮像素子。
  4. 【請求項４】 前記チャネルストップ領域と前記オーバ
    ーフローバリア領域間に、前記第１導電型半導体領域が
    存在することを特徴とする請求項１に記載の増幅型固体
    撮像素子。
  5. 【請求項５】 前記チャネルストップ領域のポテンシャ
    ルが、前記オーバーフローバリア領域のポテンシャルよ
    り浅く、前記ドレイン領域のポテンシャルより深いこと
    を特徴とする請求項１に記載の増幅型固体撮像素子。
  6. 【請求項６】 前記半導体基板にリセット電圧を与える
    手段を有することを特徴とする請求項１に記載の増幅型
    固体撮像素子。
  7. 【請求項７】 前記チャネルストップ領域が前記ゲート
    部を取り囲むように形成されて成ることを特徴とする請
    求項１に記載の増幅型固体撮像素子。
  8. 【請求項８】 前記ソース領域の直下の前記第１導電型
    半導体領域内に前記チャネルストップ領域より不純物濃
    度の低い第２導電型イオン注入領域が形成されて成るこ
    とを特徴とする請求項１に記載の増幅型固体撮像素子。
  9. 【請求項９】 第１導電型の半導体基板上に第２導電型
    のオーバーフローバリア領域及び第１導電型半導体領域
    を順次形成し、該第１導電型半導体領域上にゲート絶縁
    膜を形成する工程と、 イオン注入法により前記第１導電型半導体領域内のドレ
    イン領域直下に対応する位置に第２導電型のチャネルス
    トップ領域を選択的に形成する工程と、 前記ゲート絶縁膜上にリング状のゲート電極を形成する
    工程と、 前記リング状のゲート電極をマスクにイオン注入法によ
    り、前記第１導電型半導体領域の表面にソース領域及び
    ドレイン領域を形成して増幅型画素トランジスタを形成
    する工程を有することを特徴とする増幅型固体撮像素子
    の製造方法。
  10. 【請求項１０】 第１導電型の半導体基板上に第２導電
    型のオーバーフローバリア領域、第１導電型半導体領
    域、ゲート絶縁膜及びゲート電極材料層を順次形成する
    工程と、 同一のマスクを用いて第１のイオン注入により、前記第
    １導電型半導体領域の表面にソース領域及びドレイン領
    域を形成し、第２のイオン注入により前記第１導電型半
    導体領域のドレイン領域直下に対応する位置に第２導電
    型のチャネルストップ領域を形成する工程と、 前記マスクを用いて前記ゲート電極材料層を選択的にパ
    ターニングし、リング状のゲート電極を形成して増幅型
    画素トランジスタを形成する工程を有することを特徴と
    する増幅型固体撮像素子の製造方法。
  11. 【請求項１１】 第１導電型の半導体基板上に第２導電
    型のオーバーフローバリア領域、第１導電型半導体領
    域、ゲート絶縁膜及びゲート電極材料層を順次形成する
    工程と、 マスクを用いて前記ゲート電極材料層を選択的にパター
    ニングし、リング状のゲート電極を形成する工程と、 前記マスクを用いて第１のイオン注入により前記第１導
    電型半導体領域の表面にソース領域及びドレイン領域を
    形成し、第２のイオン注入により前記第１導電型半導体
    領域のドレイン領域直下に対応する位置に第２導電型の
    チャネルストップ領域を形成して増幅型画素トランジス
    タを形成する工程を有することを特徴とする増幅型固体
    撮像素子の製造方法。
  12. 【請求項１２】 第１導電型の半導体基板上に第２導電
    型のオーバーフローバリア領域、第１導電型半導体領域
    及びゲート絶縁膜を順次形成する工程と、 第１のマスクを用いてイオン注入により前記第１導電型
    半導体領域のソース領域直下に対応する位置に第１導電
    型のイオン注入領域を選択的に形成する工程と、 前記ゲート絶縁膜上にゲート電極材料層を形成する工程
    と、 第２のマスクを用いて第１のイオン注入により、前記第
    １導電型半導体領域の表面にソース領域及びドレイン領
    域を選択的に形成し、第２のイオン注入により第１導電
    型半導体領域のドレイン領域直下に対応する位置に第２
    導電型のチャネルストップ領域を形成すると同時に前記
    イオン注入領域を第２導電型不純物で打ち返す工程と、 前記第２のマスクを用いて前記ゲート電極材料層を選択
    的にパターニングしてリング状のゲート電極を形成し、
    増幅型画素トランジスタを形成する工程を有することを
    特徴とする増幅型固体撮像素子の製造方法。
  13. 【請求項１３】 第１導電型の半導体基板上に第２導電
    型のオーバーフローバリア領域、第１導電型半導体領
    域、ゲート絶縁膜及びゲート電極材料層を順次形成する
    工程と、 第１のマスクを用いて前記第１導電型半導体領域のソー
    ス領域から一部ゲート部に跨がる部分直下に対応する位
    置に、第１導電型イオン注入領域を選択的に形成する工
    程と、 第２のマスクを用いて第１のイオン注入により前記第１
    導電型半導体領域の表面にソース領域及びドレイン領域
    を形成し、第２のイオン注入によりドレイン領域直下に
    対応する位置に第２導電型のチャネルストップ領域を形
    成すると同時に、前記イオン注入領域を第２導電型不純
    物で打ち返す工程と、 前記第２のマスクを用いて前記ゲート電極材料層を選択
    的にパターニングしてリング状のゲート電極を形成し、
    増幅型画素トランジスタを形成する工程を有することを
    特徴とする増幅型固体撮像素子の製造方法。
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