KR100495413B1 - 씨모스 이미지 센서의 단위화소 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플로팅확산콘택이 존재함에 따른 감도 및 구동범위 저하를 방지하는데 적합한 씨모스 이미지 센서의 단위화소 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서의 단위화소는 포토다이오드, 상기 포토다이오드와 상기 전원전압 사이에 소스-드레인 경로가 형성되고 게이트로 제1제어신호를 인가받는 리셋트랜지스터, 상기 포토다이오드와 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트로 제2제어신호를 인가받는 트랜스퍼트랜지스터, 게이트가 상기 플로팅확산노드에 접속되고 드레인이 상기 전원전압에 접속된 드라이브트랜지스터, 게이트에 제3제어신호를 인가받으며 드레인이 상기 드라이브트랜지스터의 소스에 접속되며 자신의 소스는 출력단에 접속된 셀렉트트랜지스터, 및 상기 드라이브트랜지스터의 소스와 상기 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트가 상기 플로팅확산노드에 접속된 더미 트랜지스터를 포함한다.

Description

씨모스 이미지 센서의 단위화소 및 그 제조 방법{UNIT PIXEL FOR CMOS IMAGE SENSOR AND METHOD OF FABRICATIING THE SAME}
본 발명은 이미지 센서에 관한 것으로, 특히 씨모스 이미지 센서의 단위화소에 관한 것이다.
씨모스 이미지 센서(CMOS image sensor)는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 빛에 반응하여 생성된 전자를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보를 재현한다. 씨모스 이미지 센서는 각종 카메라, 의료장비, 감시용 카메라, 위치확인 및 감지를 위한 각종 산업 장비, 장난감 등 화상신호를 재현하는 모든 분야에 이용 가능하며, 저전압 구동과 단일 칩화가 가능하여 점점 활용범위가 확대되고 있는 추세이다.
일반적으로 씨모스 이미지 센서는 화소수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 이와 같은 씨모스 이미지 센서는, 종래 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있다.
도 1은 4개의 트랜지스터와 2개의 캐패시턴스 구조로 이루어지는 씨모스 이미지센서의 단위화소를 보이는 회로도로서, 광감지 수단인 포토다이오드(PD)와 4개의 NMOSFET로 구성되는 씨모스 이미지센서의 단위화소를 보이고 있다. 4개의 NMOSFET 중 트랜스퍼트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 플로팅확산노드(FD)로 운송하는 역할을 하고, 리셋트랜지스터(Rx)는 신호검출을 위해 플로팅확산노드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브트랜지스터(Dx)는 소스팔로워(Source Follower)로서 역할하며, 셀렉트트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 것이다. 도면에서 'Cf'는 플로팅확산노드가 갖는 캐패시턴스를, 'Cp'는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 설명되지 않은 나머지 트랜지스터(LD)는 바이어스 전압(Bias Voltage; Vb)에 의해 구동되는 로드 트랜지스터이다.
도 2는 도 1의 씨모스 이미지센서의 단위화소를 보이는 평면도이다.
도 2에 도시된 바와 같이, 트랜스퍼트랜지스터의 게이트가 그 일측이 포토다이오드가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼트랜지스터의 게이트 타측 아래 활성영역에는 플로팅확산노드가 형성된다. 여기서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅확산노드(FD)로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.
그리고, 플로팅확산노드(FD)를 중심으로 반시계 방향으로 리셋트랜지스터(Rx), 드라이브트랜지스터(Dx), 셀렉트트랜지스터(Sx)가 형성될 활성영역이 연장되어 형성된다. 여기서, 각 트랜지스터의 게이트가 소정 간격을 두고 활성영역의 상부를 가로지르면서 배열되고 있다.
종래 기술의 단위화소는 5개의 콘택(M1CT)을 갖는데, 트랜스퍼트랜지스터의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 플로팅확산노드와 드라이브트랜지스터의 게이트를 연결하기 위한 'FD CT'과 'Dx CT', 전원전압이 공급되는 'VDD CT', 단위화소의 출력을 위한 'output CT'이 있다.
도 2와 같은 단위화소는 감도(Sensitivity) 또는 구동범위(Dynamic range)를 확보하기 위해 플로팅확산노드의 캐패시턴스(CFD)를 감소시켜야 하는데, 이를 위해 플로팅확산노드의 면적을 감소시켜야 한다.
그러나, 플로팅확산노드에 연결되는 FD CT이 존재함에 따라 플로팅확산노드의 면적을 감소시키는데는 한계가 있고, FD CT과 활성영역의 오버랩마진이 충분치 않은 경우 필드영역(FOX)으로의 누설전류가 증가하며, 이는 공정 마진이 열악해지는 원인이 된다.
더욱이, 5개의 콘택을 갖는 단위화소에서는 20만개∼100만개 수준으로 단위화소가 어레이될 때, 배드픽셀페일(Bad pixel fail) 유발로 인해 수율이 낮아지는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 플로팅확산콘택이 존재함에 따른 감도 및 구동범위 저하를 방지하는데 적합한 씨모스 이미지 센서의 단위화소를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 단위화소는 포토다이오드, 상기 포토다이오드와 상기 전원전압 사이에 소스-드레인 경로가 형성되고 게이트로 제1제어신호를 인가받는 리셋트랜지스터, 상기 포토다이오드와 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트로 제2제어신호를 인가받는 트랜스퍼트랜지스터, 게이트가 상기 플로팅확산노드에 접속되고 드레인이 상기 전원전압에 접속된 드라이브트랜지스터, 게이트에 제3제어신호를 인가받으며 드레인이 상기 드라이브트랜지스터의 소스에 접속되며 자신의 소스는 출력단에 접속된 셀렉트트랜지스터, 및 상기 드라이브트랜지스터의 소스와 상기 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트가 상기 플로팅확산노드에 접속된 더미 트랜지스터를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 씨모스 이미지센서의 제조 방법은 기판 상에 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트 일측의 상기 기판내에 포토다이오드를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트 타측과 상기 드라이브트랜지스터의 게이트 일측 사이의 상기 기판내에 플로팅확산노드를 형성하는 단계, 상기 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트 양측에 스페이서를 형성하는 단계, 및 상기 플로팅확산노드와 상기 드라이브트랜지스터의 게이트를 전기적으로 연결시키는 브릿지배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도이다. 도 3은 광감지 수단인 포토다이오드(PD)와 4개의 NMOSFET로 구성되는 씨모스 이미지센서의 단위화소를 보이고 있으며, 리셋트랜지스터가 포토다이오드의 일측에 연결되어 리셋효율을 증대시키고 있다.
도 3에 도시된 바와 같이, 4개의 NMOSFET 중 트랜스퍼트랜지스터(22)는 포토다이오드(21)에서 생성된 광전하를 플로팅확산노드(23)로 운송하는 역할을 하고, 리셋트랜지스터(24)는 포토다이오드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브트랜지스터(25)는 소스팔로워로서 역할하며, 셀렉트트랜지스터(26)는 스위칭 및 어드레싱을 위한 것이다. 도면에서 'Cf'는 플로팅확산노드가 갖는 캐패시턴스를, 'Cp'는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 설명되지 않은 나머지 트랜지스터(LD)는 바이어스 전압(Vb)에 의해 구동되는 로드 트랜지스터이다. 그리고, 드라이브트랜지스터의 드레인단자와 리셋트랜지스터의 드레인단자에 전원전압단자(VDD)가 공통으로 접속되고 있다.
도 3에 도시된 단위화소는 드라이브트랜지스터의 소스단자와 플로팅확산노드 사이에 NMOSFET(27)(이하 '더미 트랜지스터'라고 약칭함)가 연결되고 있는데, 이 더미 트랜지스터(27)는 문턱전압이 전원전압(또는 동작전압)보다 높은 트랜지스터로서 항상 턴오프 상태를 유지하고 있다. 따라서, 더미 트랜지스터는 단위화소를 구성하는 트랜지스터로 간주하지 않으며, 이로써 본 발명의 단위화소는 종래기술의 단위화소와 동일하게 4개의 트랜지스터로 구성된다.
도 4는 도 3에 따른 씨모스 이미지 센서의 단위화소를 나타낸 평면도이다.
도 4에 도시된 바와 같이, 포토다이오드가 형성될 제1활성영역(31)과 제1활성영역(31)의 일측 모서리로부터 연장되어 제1활성영역(31)의 타측 모서리에 접속되는 고리형 제2활성영역(32)으로 구성되며, 제2활성영역(32)은 트랜스퍼트랜지스터, 플로팅확산노드, 리셋트랜지스터, 셀렉트트랜지스터, 드라이브트랜지스터가 형성될 활성영역이다.
그리고, 제1활성영역(31)과 제2활성영역(32)의 일측이 연결된 접합부 상부에 트랜스퍼트랜지스터의 게이트(Tx)가 위치하고, 제1활성영역(31)과 제2활성영역(32)의 타측이 연결된 접합부 상부에 리셋트랜지스터의 게이트(Rx)가 위치하며, 제2활성영역(32)의 상부를 교차하는 방향으로 셀렉트트랜지스터의 게이트(Sx)가 그 끝단이 제1활성영역(31)과 오버랩되지 않는 길이를 갖고 형성된다.
그리고, 드라이브트랜지스터의 게이트(Dx)가 리셋트랜지스터의 게이트(Rx)와 셀렉트트랜지스터의 게이트(Sx) 사이의 제2활성영역(32) 상부를 가로지름과 동시에 셀렉트트랜지스터의 게이트(Sx)와 트랜스퍼트랜지스터의 게이트(Tx) 사이의 제2활성영역(32) 상부를 가로지르면서 형성되어 있다. 즉, 드라이브트랜지스터의 게이트(Dx)는 짧은 길이의 종방향부(33a)와 길이가 긴 횡방향부(33b)로 구성된 'L'자 형태로서, 제2활성영역(32) 상부를 가로지르는 셀렉트트랜지스터의 게이트(Sx)와 접하지 않는다.
위와 같이, 드라이브트랜지스터의 게이트(Dx)가 트랜스퍼트랜지스터의 게이트(Tx)에 인접하여 플로팅확산노드가 형성되는 제2활성영역(32)의 상부에도 형성되어, 더미 트랜지스터를 형성하고 있다. 이때, L자형 드라이브트랜지스터의 게이트중에서 짧은 길이의 종방향부(33a)는 드라이브트랜지스터의 게이트 역할을 하고, 길이가 긴 횡방향부(33b)는 더미트랜지스터의 게이트 역할을 한다.
결국, 플로팅확산노드는 더미트랜지스터의 게이트와 트랜스퍼트랜지스터의 게이트에 의해 그 면적이 결정된다.
도 4에서, 단위화소는 3개의 콘택을 가지는데, 트랜스퍼트랜지스터의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 리셋트랜지스터의 드레인단자와 드라이브트랜지스터의 드레인단자에 공통으로 전원전압을 공급하기 위한 'VDD CT', 그리고 단위화소의 출력단을 위한 'output CT'이다. 도 2의 종래기술과 비교해 볼 때, Dx CT와 FD CT이 제거되고 있다.
Dx CT와 FD CT이 제거됨에 따라 드라이브트랜지스터의 게이트와 플로팅확산노드는 콘택없이 전기적으로 연결된다.
도 5a 내지 도 5g는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제1방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, p형 기판(40) 상에 p형 에피층(41)을 성장시키고, p형 에피층(41) 상에 드라이브트랜지스터가 내포되는 p형 웰을 형성하기 위한 p형 웰 마스크(도시 생략)를 형성한다. 그리고 나서, p형 웰 마스크를 이온주입마스크로 하여 p형 에피층에 도펀트를 이온주입하여 p형 웰(42)을 형성한 후, p형 에피층 상에 감광막을 도포한다. 다음에, 감광막을 노광 및 현상으로 패터닝하여 더미트랜지스터의 문턱전압을 조절하기 위한 문턱전압이온주입마스크층(43)을 형성한다.
다음으로, 문턱전압이온주입마스크층(43)을 이온주입마스크로 보론이온을 이온주입하여 문턱전압이온주입층(44)을 형성한다.
도 5b에 도시된 바와 같이, 문턱전압이온주입마스크층(43)을 제거한 후, 게이트절연막(45)과 폴리실리콘막을 증착하고, 폴리실리콘막과 게이트절연막(45)을 패터닝하여 드라이브트랜지스터의 게이트(46)와 트랜스퍼트랜지스터의 게이트(47)를 형성한다. 이때, 문턱전압이온주입층(44)은 드라이브트랜지스터의 게이트(46)의 일부와 플로팅확산노드(FD)가 형성될 활성영역의 일부에 오버랩된다.
도 5c에 도시된 바와 같이, 드라이브트랜지스터의 게이트(46)와 트랜스퍼트랜지스터의 게이트(47)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 깊은 n형 영역을 형성하기 위한 PDN 마스크층(48)을 형성한다. 계속해서, PDN 마스크층(48)을 이온주입마스크로 n형 도펀트를 이온주입하여 트랜스퍼트랜지스터의 게이트(47)의 일측에 정렬되는 깊은 n형 영역(49)을 형성한다.
도 5d에 도시된 바와 같이, PDN 마스크층(48)을 제거한 후, 게이트의 양측벽에 접하는 스페이서(50)를 형성한다. 이때, 스페이서(50)는 실리콘산화막 또는 실리콘질화막을 증착한 후 에치백하여 형성한다. 여기서, 도시되지 않았지만, 스페이서(50)를 형성하기 전에 노말 NMOSFET인 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 영역을 형성하기 위한 이온주입이 진행된다.
다음으로, 전면에 포토다이오드의 얕은 p형 영역을 형성하기 위한 PDP 마스크층(도시 생략)을 형성한 후, p형 도펀트를 이온주입하여 얕은 p형 영역(51)을 형성한다.
도 5e에 도시된 바와 같이, PDP 마스크층을 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 플로팅확산노드를 형성하기 위한 FD 마스크층(52)을 형성한다. 다음에, FD 마스크층(52)을 이온주입마스크로 n형 도펀트를 이온주입하여 트랜스퍼트랜지스터의 게이트(47)와 드라이브트랜지스터의 게이트(46) 사이의 p형 에피층(41)에 플로팅확산노드(53)를 형성한다. 이때, FD 마스크층(52)은 드라이브트랜지스터와 셀렉트트랜지스터의 소스/드레인을 형성하기 위한 통상적인 S/D 마스크층으로 편의상 FD 마스크층이라고 한다.
도 5f에 도시된 바와 같이, FD 마스크층(52)을 제거한 후, 전면에 티타늄막(54)을 증착한다. 다음에, 티타늄막(54) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 실리콘이온주입마스크층(55)을 형성한다. 이때, 실리콘이온주입마스크층(55)은 문턱전압이온주입마스크층(43)을 형성하기 위한 레티클을 이용하여 형성한 것이다.
다음으로, 실리콘이온주입마스크층(55)을 이온주입마스크로 하여 실리콘을 이온주입한다. 이때, 실리콘은 티타늄막(54)내에 주입된다.
도 5g에 도시된 바와 같이, 실리콘이온주입마스크층(55)을 제거한 후, 열처리 공정을 실시하여 티타늄실리사이드막(56)을 형성한다. 이때, 티타늄실리사이드막(56)은 티타늄막(54)내 티타늄과 실리콘이 반응하여 형성된 것으로, 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53) 표면에 형성되어 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53)를 전기적으로 연결시키는 브릿지 역할을 한다. 이하, 티타늄실리사이드막(56)을 브릿지배선이라고 한다.
위와 같이, 티타늄실리사이드막(56)을 이용하여 브릿지배선을 형성하면 후속 금속배선(M1)에 의한 연결없이도 드라이브트랜지스터의 게이트 및 플로팅확산노드를 전기적으로 연결시킬 수 있다.
다음으로, 티타늄실리사이드막(56)을 제외한 티타늄막을 선택적으로 제거한다. 이때, 티타늄과 티타늄나이트라이드를 제거할 때 습식 식각법을 이용하되, 1:1:5의 NH4OH:H2O2:H2O의 혼합액을 이용한다.
도 6a 내지 도 6c는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제2방법을 도시한 공정 단면도이다. 여기서, 제2방법에서 브릿지배선을 제외한 나머지 부분은 도 6a 내지 도 6e와 동일하다. 즉, 트랜스퍼트랜지스터, 드라이브트랜지스터, 포토다이오드 및 플로팅확산노드를 형성하는 과정은 동일하다.
도 6a에 도시된 바와 같이, 플로팅확산노드(53)를 형성한 후, 전면에 티타늄막(54)을 증착한다. 다음에, 티타늄막(54)을 열처리하여 드라이브트랜지스터의 게이트(46)와 플로팅확산노드(53) 상에 각각 티타늄실리사이드막(57, 58)을 형성한다.
도 6b에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 티타늄제거마스크층(59)을 형성한다. 이때, 티타늄제거마스크층(59)은 문턱전압이온주입마스크층(43)을 형성하기 위한 레티클을 반전시킨 레티클을 이용하여 형성한 것으로, 티타늄막(54)을 제거하기 위한 습식식각시 드라이브트랜지스터의 게이트(46)와 플로팅확산노드(53) 사이의 공간으로 에천트가 침투하는 것을 차단한다.
다음으로, 티타늄제거마스크층(59)을 식각마스크로 티타늄막(54)을 제거한다.
도 6c에 도시된 바와 같이, 티타늄제거마스크층(59)을 제거한다. 이때, 잔류하는 티타늄막(54)은 드라이브트랜지스터의 게이트(46) 및 플로팅확산노드(53)를 전기적으로 연결시키는 브릿지 역할을 한다.
위와 같이, 티타늄실리사이드막 및 티타늄막을 이용하여 브릿지배선을 형성하면 후속 금속배선(M1)에 의한 연결없이도 드라이브트랜지스터의 게이트 및 플로팅확산노드를 전기적으로 연결시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 플로팅확산노드와 드라이브트랜지스터의 게이트를 콘택없이 전기적으로 연결하므로써 씨모스 이미지 센서의 동작시 신호 전달효율을 증대시킬 수 있는 효과가 있다.
또한, 플로팅확산노드가 콘택이 없는 활성영역으로 형성되므로 플로팅확산노드의 면적을 최소화하여 플로팅확산노드의 캐패시턴스를 감소시킬 수 있고, 이로써 높은 구동범위를 확보할 수 있는 효과가 있다.
그리고, 단위화소내의 콘택수를 감소시키므로써 배드픽셀페일 발생율을 현저히 억제하여 높은 수율을 구현할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도,
도 2는 도 1에 따른 단위화소의 평면도,
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소를 나타낸 등가회로도,
도 4는 도 3에 따른 단위화소의 평면도,
도 5a 내지 도 5g는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제1방법을 도시한 공정 단면도,
도 6a 내지 도 6c는 드라이브트랜지스터의 게이트와 플로팅확산노드의 전기적 연결 방법에 대한 제2방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 포토다이오드 22 : 트랜스퍼트랜지스터
23 : 플로팅확산노드 24 : 리셋트랜지스터
25 : 드라이브트랜지스터 26 : 셀렉트트랜지스터
27 : 더미 트랜지스터

Claims (12)

  1. 포토다이오드;
    상기 포토다이오드와 상기 전원전압 사이에 소스-드레인 경로가 형성되고 게이트로 제1제어신호를 인가받는 리셋트랜지스터
    상기 포토다이오드와 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트로 제2제어신호를 인가받는 트랜스퍼트랜지스터;
    게이트가 상기 플로팅확산노드에 접속되고 드레인이 상기 전원전압에 접속된 드라이브트랜지스터;
    게이트에 제3제어신호를 인가받으며 드레인이 상기 드라이브트랜지스터의 소스에 접속되며 자신의 소스는 출력단에 접속된 셀렉트트랜지스터; 및
    상기 드라이브트랜지스터의 소스와 상기 플로팅확산노드 사이에 소스-드레인 경로가 형성되며 게이트가 상기 플로팅확산노드에 접속된 더미 트랜지스터
    를 포함하는 씨모스 이미지센서의 단위화소.
  2. 제1항에 있어서,
    상기 더미트랜지스터는 상기 전원전압보다 높은 문턱전압을 가져 항상 턴오프 상태를 유지하는 트랜지스터인 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
  3. 제1항에 있어서,
    상기 플로팅확산노드는 기판내에 형성되는 도펀트주입층이고, 상기 더미트랜지스터의 문턱전압이온주입층은 상기 플로팅확산노드의 일부와 상기 더미트랜지스터의 게이트 일부에 오버랩된 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
  4. 제1항에 있어서,
    상기 드라이브트랜지스터와 상기 더미트랜지스터의 각 게이트는 동일한 전도막으로 상호 연결된 것을 특징으로 하는 씨모스 이미지센서의 단위화소.
  5. 제1항에 있어서,
    상기 제2제어신호를 인가하기 위한 제1콘택;
    상기 전원전압을 인가하기 위한 제2콘택;
    상기 출력단으로부터 신호를 검출하기 위한 제3콘택; 및
    상기 드라이브트랜지스터의 게이트와 상기 플로팅확산노드를 전기적으로 연결시키는 브릿지배선
    을 더 포함하는 씨모스 이미지 센서의 단위화소.
  6. 제5항에 있어서,
    상기 브릿지배선은,
    티타늄실리사이드막인 것을 특징으로 하는 씨모스 이미지 센서의 단위화소.
  7. 기판 상에 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트를 형성하는 단계;
    상기 트랜스퍼트랜지스터의 게이트 일측의 상기 기판내에 포토다이오드를 형성하는 단계;
    상기 트랜스퍼트랜지스터의 게이트 타측과 상기 드라이브트랜지스터의 게이트 일측 사이의 상기 기판내에 플로팅확산노드를 형성하는 단계;
    상기 트랜스퍼트랜지스터의 게이트와 드라이브트랜지스터의 게이트 양측에 스페이서를 형성하는 단계; 및
    상기 플로팅확산노드와 상기 드라이브트랜지스터의 게이트를 전기적으로 연결시키는 브릿지배선을 형성하는 단계
    를 포함하는 씨모스 이미지 센서의 제조 방법.
  8. 제7항에 있어서,
    상기 브릿지배선을 형성하는 단계는,
    상기 스페이서를 포함한 상기 기판 상에 전도막을 형성하는 단계;
    상기 전도막의 일부분에 실리콘을 이온주입하는 단계; 및
    상기 전도막을 열처리하여 상기 플로팅확산노드와 상기 드라이브트랜지스터의 게이트를 전기적으로 연결시키는 실리사이드막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  9. 제8항에 있어서,
    상기 전도막의 일부분에 실리콘을 이온주입하는 단계는,
    상기 전도막 상에 상기 플로팅확산노드의 일부와 상기 드라이브트랜지스터의 게이트의 일부를 동시에 노출시키는 마스크층을 형성하는 단계; 및
    상기 마스크층을 이온주입마스크로 하여 상기 실리콘을 이온주입하는 단계
    를 포함하는 씨모스 이미지 센서의 제조 방법.
  10. 제8항에 있어서,
    상기 실리사이드막을 형성하는 단계는,
    상기 실리사이드막 형성에 참여하지 않은 상기 전도막의 나머지 부분을 선택적으로 제거하는 단계를 더 포함하는 씨모스 이미지 센서의 제조 방법.
  11. 제7항에 있어서,
    상기 브릿지배선을 형성하는 단계는,
    상기 스페이서를 포함한 상기 기판 상에 전도막을 형성하는 단계;
    상기 전도막을 1차 열처리하여 상기 드라이브트랜지스터의 게이트 상면과 상기 플로팅확산노드의 상면에 실리사이드막을 형성하는 단계;
    상기 실리사이드막 상에 상기 상기 플로팅확산노드의 일부와 상기 드라이브트랜지스터의 게이트의 일부를 동시에 덮는 마스크층을 형성하는 단계;
    상기 마스크층을 식각마스크로 상기 전도막의 일부분을 제거하는 단계;
    상기 마스크층을 제거하는 단계; 및
    상기 마스크층 제거후 잔류하는 상기 전도막의 나머지 부분을 2차 열처리하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  12. 제8항 또는 제11항에 있어서,
    상기 전도막은 티타늄막인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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