KR100956193B1 - 이송효율이 개선된 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

이송효율이 개선된 씨모스 이미지 센서 및 그 제조 방법 Download PDF

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Abstract

본 발명은 단위화소간 균일도 저하, 전하전송효율 저하 및 다크상태에서의 노이즈를 방지하는데 적합한 씨모스 이미지 센서 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서는 제1도전형 반도체 기판, 상기 반도체 기판 상의 게이트전극, 상기 게이트 전극 일단의 상기 반도체 기판 내에 형성된 제2도전형 제1도핑영역과 상기 제1도핑영역 상의 상기 반도체 기판내에 형성된 제1도전형 제2도핑영역으로 이루어진 포토다이오드, 및 상기 제2도핑영역보다 상대적으로 그 농도가 높고 상기 제2도핑영역내에 형성되어 접지를 위한 금속선이 연결되는 제1도전형 제3도핑영역을 포함한다.
이미지 센서, 이송효율, 접지, 포텐셜, 도즈, 노이즈, 다크

Description

이송효율이 개선된 씨모스 이미지 센서 및 그 제조 방법{CMOS IMAGE SENSOR IMPROVED TRANSFER EFFICIENCY AND METHOD OF MAKING THE SAME}
도 1은 종래 기술에 따른 씨모스 이미지 센서의 단위화소 어레이의 포토다이오드 배열을 도시한 도면,
도 2는 종래 기술에 따른 포토다이오드의 포텐셜 프로파일을 도시한 도면,
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소어레이의 포토다이오드 배열을 도시한 도면,
도 4는 본 발명의 실시예에 따른 포토다이오드의 포텐셜 프로파일을 도시한 도면,
도 5a 내지 도 5e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도,
도 6은 도 5e의 결과를 도시한 평면도,
도 7은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도,
도 8은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : p형 기판 22 : p형 에피층
23 : 필드산화막 24 ; n형 확산층
25 ; p형 확산층 27 : p형 도핑영역
본 발명은 본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 씨모스 이미지센서 및 그 제조 방법에 관한 것이다.
씨모스 이미지 센서(CMOS image sensor)는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 빛에 반응하여 생성된 전자를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보를 재현한다. 씨모스 이미지 센서는 각종 카메라, 의료장비, 감시용 카메라, 위치확인 및 감지를 위한 각종 산업 장비, 장난감 등 화상신호를 재현하는 모든 분야에 이용 가능하며, 저전압 구동과 단일 칩화가 가능하여 점점 활용범위가 확대되고 있는 추세이다.
일반적으로 씨모스 이미지 센서는 화소수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 이와 같은 씨모스 이미지 센서는, 종래 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있다.
위와 같은 씨모스 이미지 센서는 각 픽셀간의 균일도가 매우 중요하며, 또한 포토다이오드에서 플로팅확산영역으로 전하전송효율과 포토다이오드 표면에서 발생하는 다크(dark) 상태에서의 노이즈를 감소시키는 것이 중요하다.
도 1은 종래 기술에 따른 씨모스 이미지 센서의 단위화소 어레이의 포토다이오드 배열을 도시한 도면이다.
도 1에 도시된 바와 같이, 단위화소어레이부와 주변회로부가 정의된 p형 기판(11) 상에 p형 에피층(12)이 성장되고, p형 에피층(12)의 소정 부분에 단위화소간 분리를 위한 필드산화막(13)이 형성된다.
그리고, p형 에피층(12) 내부에 포토다이오드의 깊은 n형 확산층(PDN, 14)이 형성되고, 깊은 n형 확산층(13) 상부와 p형 에피층(12) 표면 아래에 포토다이오드의 얕은 p형 확산층(PDP, 15)이 형성된다. 결국, p형 에피층(12), n형 확산층(14) 및 p형 확산층(15)은 pnp 형태의 포토다이오드를 형성한다.
그리고, 필드산화막(13) 아래에 이웃한 포토다이오드간 크로스토크를 방지하기 위한 p형 필드스톱층(16)이 형성되고, 주변회로부에 포토다이오드를 금속선(17)을 통해 접지(GND)시키기 위한 고농도 p형 도핑영역(18)이 형성된다.
도 1에서, 단위화소어레이부의 중심부에 배열된 포토다이오드들은 p형 필드스톱층(16)을 통해 서로 연결되고 있고, 에지부에 배열된 포토다이오드는 p형 도핑영역(18)을 통해 필드스톱층(16)과 연결되고 있다.
그러나, 종래 기술은 다음과 같은 문제점이 있다.
첫째, 단위화소어레이부의 중심부에 배열된 포토다이오드와 다르게 에지부에 배열된 포토다이오드가 금속선(17)을 통해 접지되고 있기 때문에 중심부 포토다이오드의 p형 확산층과 에지부 포토다이오드의 p형 확산층에 걸리는 전압이 차이가 있다. 이와 같이, 중심부 포토다이오드의 p형 확산층과 에지부 포토다이오드의 p형 확산층에 걸리는 전압이 다르면, 전체적인 단위화소어레이의 균일도가 저하될 수 있다.
둘째, 도 2에 도시된 포텐셜프로파일에 나타난 바와 같이, p형 확산층에 의해 장벽전위가 발생하는데, 저전압에서 동작하는 경우에 p형 확산층의 포텐셜의 기울기가 없어 트랜스퍼트랜지스터 턴온(TG ON)시 원활하게 전자를 플로팅확산영역(FD)으로 전달시킬 수 없다.
셋째, 전하운송효율을 높이기 위해 p형 확산층의 도핑농도를 감소시키는 경우에는 빛이 조사되지 않는 상황, 즉 다크(dark) 상태에서의 노이즈(noise)가 발생되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 단위화소간 균일도 저하, 전하전송효율 저하 및 다크상태에서의 노이즈를 방지하는데 적합한 씨모스 이미지 센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 제1도전형 반도체 기판, 상기 반도체 기판 상의 게이트전극, 상기 게이트 전극 일단의 상기 반도체 기판 내에 형성된 제2도전형 제1도핑영역과 상기 제1도핑영역 상의 상기 반도체 기판내에 형성된 제1도전형 제2도핑영역으로 이루어진 포토다이오드, 및 상기 제2도핑영역보다 상대적으로 그 농도가 높고 상기 제2도핑영역내에 형성되어 접지를 위한 금속선이 연결되는 제1도전형 제3도핑영역을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 씨모스 이미지 센서의 제조 방법은 반도체 기판 상에 게이트전극을 형성하는 단계, 상기 게이트 전극 일단의 상기 반도체 기판 내에 제1도핑영역을 형성하는 단계, 상기 게이트전극 양측벽에 스페이서를 형성하는 단계, 상기 스페이서에 정렬되며 상기 제1도핑영역과 상기 반도체 기판 표면 사이에 제2도핑영역을 형성하는 단계, 상기 제2도핑영역내에 상기 제2도핑영역보다 상대적으로 그 농도가 높은 제3도핑영역을 형성하는 단계, 및 상기 제3도핑영역에 연결되는 접지 금속선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 씨모스 이미지 센서의 단위화소어레이의 포토다이오드 배열을 도시한 도면이다.
도 3에 도시된 바와 같이, 단위화소어레이부와 주변회로부가 정의된 p형 기판(21) 상에 p형 에피층(22)이 성장되고, p형 에피층(22)의 소정 부분에 단위화소 간 분리를 위한 필드산화막(23)이 형성된다.
그리고, p형 에피층(22) 내부에 포토다이오드의 깊은 n형 확산층(PDN, 24)이 형성되고, 깊은 n형 확산층(24) 상부와 p형 에피층(22) 표면 아래에 포토다이오드의 얕은 p형 확산층(PDP, 25)이 형성된다. 결국, p형 에피층(22), n형 확산층(24) 및 p형 확산층(25)은 pnp 형태의 포토다이오드를 형성한다.
그리고, 필드산화막(23) 아래에 이웃한 포토다이오드간 크로스토크를 방지하기 위한 p형 필드스톱층(26)이 형성된다.
도 1과 다르게, 도 3에서는 포토다이오드를 접지시키기 위한 고농도 p형 도핑영역(27)을 주변회로부는 물론 단위화소어레이부의 p형 확산층(25) 각각에 형성한다. 아울러, 금속선(28)을 통해 단위화소어레이부의 p형 확산층(25)에 형성된 p형 도핑영역(27)들을 서로 연결시켜 포토다이오드를 접지시킨다.
전술한 바와 같이 단위화소어레이부에 형성되는 p형 도핑영역(27)들은 트랜스퍼트랜지스터의 게이트전극(도 4 참조)으로부터 멀리 떨어져서 형성되는데, 그 이유는 트랜스퍼트랜지스터의 게이트전극에 가까이 형성되면 장벽전위를 더욱 증가시키기 때문이다.
도 3과 같이, 단위화소어레이부의 포토다이오드 각각에 접지를 위한 금속선(28) 이 연결되는 고농도 p형 도핑영역(27)을 형성하므로써 모든 포토다이오드에 균일하게 접지전압을 인가할 수 있다.
도 4는 본 발명의 실시예에 따른 포텐셜 프로파일을 도시한 도면이다.
도 4에 도시된 바와 같이, p형 기판(21) 상에 p형 에피층(22)이 형성되고, p 형 에피층(22)이 선택된 영역 상에 게이트산화막(29a)과 트랜스퍼트랜지스터의 게이트전극(29b)이 적층되며, 트랜스퍼트랜지스터의 게이트전극(29b) 양측벽에 스페이서(29c)가 형성된다.
그리고, 트랜스퍼트랜지스터의 게이트전극(29b)의 일측 에지에 정렬되어 포토다이오드의 n형 확산층(24)이 깊게 형성되고, n형 확산층(24)과 p형 에피층(22) 표면 사이에 얕은 p형 확산층(25)이 형성되며, 트랜스퍼트랜지스터의 게이트전극(29b)의 타측 에지에 형성된 스페이서(29c)에 정렬되어 p형 에피층(22)내에 플로팅확산영역(29d)이 형성된다.
그리고, p형 확산층(25)의 일부분에 포토다이오드를 접시키기 위한 고농도 p형 도핑영역(27)이 형성된다. 이때, p형 도핑영역(27)은 트랜스퍼트랜지스터의 게이트전극(29b)으로부터 멀리 떨어져서 형성되며, 그 깊이는 p형 확산층(25)과 동일하다.
위와 같이, 트랜스퍼트랜지스터의 게이트전극(29b)으로부터 멀리 떨어져서 형성되는 p형 도핑영역(27)이 p형 확산층(25)보다 농도가 높다. 즉, 포토다이오드의 표면농도가 p형 확산층(25)과 p형 도핑영역(27)에 의해 농도 차이를 갖게 되고, 이로써 포텐셜 프로파일이 기울기(S)를 갖게 된다.
결국, 포텐셜프로파일이 기울기(S)를 가지면 p형 확산층(25)에 의한 장벽전위가 형성되더라도 트랜스퍼트랜지스터 턴온(TG ON) 동작이 유리하여 전하의 전송효율이 증가한다.
또한, p형 도핑영역(27)의 농도가 고농도로 n형 확산층(24)보다 높아 표면에 서 발생하는 전자의 수명이 작아 깊은 n형 확산층(24)으로 유입되는 것이 억제된다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, p형 기판(31) 상에 p형 에피층(32)을 성장시킨 후, p형 에피층(32)의 소정 표면에 필드산화막(34)을 형성한다. 이때, 필드산화막(34)을 형성하기 전에 p형 도펀트를 이온주입하여 필드산화막(34)이 형성될 p형 에피층(32)에 필드스톱층(33)을 미리 형성한다. 여기서, 필드스톱층(33)을 형성하기 위한 도펀트로는 보론을 이용한다.
다음에, p형 에피층(32) 상에 게이트절연막(35)을 형성한 후, 게이트절연막(35) 상에 게이트전극용 도전막을 증착한다. 그리고 나서, 게이트전극용 도전막과 게이트절연막(35)을 연속적으로 식각하여 p형 에피층(32)의 선택된 영역 상에 게이트전극(36)을 형성한다. 이때, 게이트전극(36)은 트랜스퍼트랜지스터의 게이트전극이며, 폴리실리콘막 또는 폴리사이드(Polyside) 구조의 게이트전극이다.
다음으로, 게이트전극(36)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 깊은 n형 확산층(PDN)을 형성하기 위한 마스크층, 예컨대 PDN 마스크층(37)을 형성한다. 이때, PDN 마스크층(37)의 일측면은 게이트전극(36)의 중앙에 정렬되며 타측은 필드산화막(23)의 일측 에지 또는 중심부에 정렬되고, 게이트전극(36)의 타측, 예컨대 플로팅디퓨젼영역(FD)이 형성될 부분은 덮 어 포토다이오드로 예정된 p형 에피층(32)만 오픈시키는 형태이다.
다음으로, PDN마스크층(37)을 이온주입 마스크로 p형 에피층(32)의 전면에 이온주입을 진행하여 포토다이오드의 깊은 n형 확산층(38)을 형성한다.
도 5b에 도시된 바와 같이, PDN 마스크층(37)을 제거한 후, 스페이서용 절연막을 증착하고 에치백하여 게이트전극(36)의 양측벽에 접하는 스페이서(39)를 형성한다. 이때, 스페이서(39)는 산화막 또는 질화막이다.
다음으로, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 플로팅확산영역을 형성하기 위한 마스크층, 예컨대 FD 마스크층(40)을 형성한다. 이때, FD 마스크층(40)은 일측이 포토다이오드가 형성될 부분을 덮으면서 게이트전극(36)의 일측에 정렬된다.
이 FD 마스크층(40)을 이온주입마스크로 고농도 N형 도펀트를 이온주입하여 플로팅디퓨젼영역(41)을 형성한다.
도 5c에 도시된 바와 같이, FD 마스크층(40)을 제거한 후, 블랭킷 이온주입법으로 전면에 이온주입을 진행하여 포토다이오드의 얕은 p형 확산층(42)을 형성한다.
도 5d에 도시된 바와 같이, p형 확산층(42)가 형성된 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(34)에 인접하는 p형 확산층(42)의 일부를 노출시키는 이온주입마스크층(43)을 형성한다.
다음으로, 이온주입마스크층(43)을 마스크로 이용하여 p형 도펀트를 이온주입하여 p형 확산층내에 p형 도핑영역(44)을 형성한다. 이때, p형 도핑영역(44)은 게이트전극(36)으로부터 멀리 떨어진 부분, 즉 게이트전극(36)의 반대편에 형성된다.
전술한 바와 같은 일련의 이온주입을 통해 형성되는 p형 도핑영역(44)으로 인해 p형 확산층(42)의 표면 농도가 높아진다. 결국, 포토다이오드에서의 포텐셜이 게이트전극(36) 부근에서는 높고 게이트전극 반대편에서 낮아진다.
또한, p형 도핑영역(44)의 농도가 고농도로 높아 표면에서 발생하는 전자의 수명이 작아 깊은 n형 확산층(38)으로 유입되는 것이 억제되고, 이로써 표면에서 발생하는 전자에 의한 다크노이즈(Dark noise)를 감소시키는 효과를 얻을 수 있다.
도 5e에 도시된 바와 같이, 전면에 층간절연막(45)을 형성한 후, 층간절연막(45)을 선택적으로 식각하여 p형 도핑영역(44)의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 이 콘택홀을 채울때까지 층간절연막(45) 상에 금속막을 증착한 후 패터닝하여 p형 도핑영역(44)에 연결되는 금속배선(46)을 형성한다. 이때, 금속배선(46)은 접지(GND) 역할을 한다.
도 6은 도 5e의 결과를 도시한 평면도이다.
도 6에 도시된 바와 같이, 깊은 n형 확산층(38)과 얕은 p형 확산층(42)으로 이루어지는 포토다이오드와 플로팅디퓨젼영역(41)의 접합부분 상부에 트랜스퍼트랜지스터의 게이트전극(36)이 형성되고, 게이트전극(36)으로부터 떨어진 포토다이오드의 일측면의 어느 한 모서리부분에 p형 도핑영역(44)이 형성되고 있다. 그리고, 이 p형 도핑영역(44)에 금속배선(46)이 연결되고 있다. 즉, 포토다이오드가 실질적으로 사각형 영역이고, 게이트전극(35)이 사각형 영역의 일측 변 상에 오버랩되고 있기 때문에, 게이트전극(36)의 일측면으로부터 멀리 떨어진 사각형 영역의 모서리 부분에 p형 도핑영역(44)이 형성된다.
도 7은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 7에 도시된 바와 같이, 깊은 n형 확산층과 얕은 p형 확산층으로 이루어지는 포토다이오드(PD)와 플로팅디퓨젼영역(FD)의 접합부분 상부에 트랜스퍼트랜지스터의 게이트전극(TG)이 형성되고, 게이트전극(TG)으로부터 떨어진 포토다이오드(PD)의 일측면의 양측 모서리 부분에 각각 p형 도핑영역(P+)이 형성되고 있다. 그리고, 이 p형 도핑영역(P+) 중 하나에 금속배선(M1)이 연결되고 있다.
도 7에서, 포토다이오드가 실질적으로 사각형 영역이고, 게이트전극(TG)이 사각형 영역의 일측 변 상에 오버랩되고 있기 때문에, 게이트전극(TG)의 일측면으로부터 멀리 떨어진 사각형 영역의 일측 모서리 부분에만 p형 도핑영역(P+)이 형성된다.
도 8은 본 발명의 또다른 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 8에 도시된 바와 같이, 깊은 n형 확산층과 얕은 p형 확산층으로 이루어지는 포토다이오드(PD)와 플로팅디퓨젼영역(FD)의 접합부분 상부에 트랜스퍼트랜지스터의 게이트전극(TG)이 형성되고, 게이트전극(TG)으로부터 떨어진 포토다이오드(PD)의 일측면의 양측 모서리 부분에 각각 p형 도핑영역(P+)이 형성되고 있다. 그리고, p형 도핑영역(P+) 모두를 하나의 금속배선(M1)을 이용하여 서로 연결시키고 있다.
도 8에서, 포토다이오드가 실질적으로 사각형 영역이고, 게이트전극(TG)이 사각형 영역의 일측 변 상에 오버랩되고 있기 때문에, 게이트전극(TG)의 일측면으로부터 멀리 떨어진 사각형 영역의 양측 모서리 각각에 p형 도핑영역(P+)이 형성된다.
도 7 및 도 8은 도 6의 실시예보다 더 우수한 이송효율을 얻을 수 있고, 아울러 도 8은 도 6 및 도 7에 비해 접지전압의 균일도를 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 트랜스퍼트랜지스터의 게이트전극으로부터 멀리 떨어진 포토다이오드 지역에 고농도의 도핑영역을 형성하여 이 도핑영역을 접지시키므로써 포토다이오드에서 플로팅디퓨젼영역으로의 이송효율을 향상시킬 수 있는 효과가 있다.
또한, 포토다이오드의 표면에 고농도 도핑영역을 형성하므로써 표면에서 발생하는 전자에 의한 다크노이즈를 감소시킬 수 있는 효과가 있다.

Claims (12)

  1. 제1도전형 반도체 기판;
    상기 반도체 기판 상의 게이트전극;
    상기 게이트 전극 일단의 상기 반도체 기판 내에 형성된 제2도전형 제1도핑영역과 상기 제1도핑영역 상의 상기 반도체 기판내에 형성된 제1도전형 제2도핑영역으로 이루어진 포토다이오드; 및
    상기 제2도핑영역보다 상대적으로 그 농도가 높고 상기 제2도핑영역내에 형성되어 접지를 위한 금속선이 연결되는 제1도전형 제3도핑영역
    을 포함하는 씨모스 이미지 센서.
  2. 제1항에 있어서,
    상기 제3도핑영역은 단위화소어레이부의 포토다이오드 각각에 구비되고, 상기 금속선을 통해 서로 연결되는 것을 특징으로 하는 씨모스 이미지 센서.
  3. 제1항에 있어서,
    상기 제3도핑영역은 상기 게이트전극으로부터 소정 거리를 두고 이격되어 상기 게이트전극의 일단 방향으로의 포텐셜이 기울기를 갖도록 하는 것을 특징으로 하는 씨모스 이미지 센서.
  4. 제1항에 있어서,
    상기 제1도전형은 p형 도전형이고, 상기 제2도전형은 n형 도전형인 것을 특징으로 하는 씨모스 이미지 센서.
  5. 제1항에 있어서,
    상기 제3도핑영역은,
    상기 게이트전극의 일측면으로부터 멀리 떨어진 상기 제2도핑영역내에 형성된 것을 특징으로 하는 씨모스 이미지 센서.
  6. 제1항에 있어서,
    상기 포토다이오드가 실질적으로 사각형 영역이고, 상기 게이트전극이 상기 사각형 영역의 일측 변 상에 오버랩되며,
    상기 게이트전극의 일측면으로부터 멀리 떨어진 상기 사각형 영역의 일측 모서리 부분에 상기 제3도핑영역이 형성된 것을 특징으로 하는 씨모스 이미지 센서.
  7. 제1항에 있어서,
    상기 포토다이오드가 실질적으로 사각형 영역이고, 상기 게이트전극이 상기 사각형 영역의 일측 변 상에 오버랩되며,
    상기 게이트전극의 일측면으로부터 멀리 떨어진 상기 사각형 영역의 양측 모서리 각각에 상기 제3도핑영역이 형성된 것을 특징으로 하는 씨모스 이미지 센서.
  8. 제6항 또는 제7항에 있어서,
    상기 제3도핑영역은 하나의 금속선을 통해 접지되는 것을 특징으로 하는 씨모스 이미지 센서.
  9. 반도체 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트 전극 일단의 상기 반도체 기판 내에 제1도핑영역을 형성하는 단계;
    상기 게이트전극 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서에 정렬되며 상기 제1도핑영역과 상기 반도체 기판 표면 사이에 제2도핑영역을 형성하는 단계;
    상기 제2도핑영역내에 상기 제2도핑영역보다 상대적으로 그 농도가 높은 제3 도핑영역을 형성하는 단계; 및
    상기 제3도핑영역에 연결되는 접지 금속선을 형성하는 단계
    를 포함하는 씨모스 이미지 센서의 제조 방법.
  10. 제9항에 있어서,
    상기 제3도핑영역을 형성하는 단계는,
    상기 제2도핑영역이 형성된 상기 반도체 기판 상에 상기 제2도핑영역의 일부를 노출시키는 마스크층을 형성하는 단계; 및
    상기 마스크층을 이온주입마스크로 이온주입을 하여 상기 제3도핑영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  11. 제9항에 있어서,
    상기 접지 금속선을 형성하는 단계는,
    상기 제3도핑영역이 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 제3도핑영역의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채울때까지 상기 층간절연막 상에 금속막을 형성하는 단계; 및
    상기 금속막을 식각하여 상기 제3도핑영역에 연결되는 상기 접지 금속선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  12. 제9항에 있어서,
    상기 제1도핑영역은 n형 도전형이고, 상기 제2,3도핑영역은 p형 도전형이되 상기 제3도핑영역은 상기 제2도핑영역보다 고농도인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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