KR100720523B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 트랜스퍼 트랜지스터(transfer Transistor)의 게이트 전극 하부에서 포토다이오드 영역과 플로팅 확산 영역간에 펀치 쓰루를 방지하여 저조도에서 감도 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것으로서, 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 각 게이트 전극의 양측면에 형성되는 절연막 측벽과, 상기 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 게이트 전극과 일정한 간격을 갖고 제 1 도전형 확산 영역의 표면내에 형성되는 제 2 도전형 제 1 확산 영역과, 상기 게이트 전극과 인접한 제 1 도전형 확산 영역에 형성되는 제 2 도전형 제 2 확산 영역과, 상기 제 1 도전형 확산 영역이 형성된 절연막 측벽 하부에 형성되는 제 2 도전형 제 3 확산 영역을 포함하여 구성됨을 특징으로 한다.
이미지 센서, 포토 다이오드, 플로팅 확산 영역, 펀치 쓰루, 암 전류
Description
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도
도 2는 종래 기술에 의한 씨모스 이미지 센서의 단위화소를 나타낸 레이아웃
도 3a 내지 도 3e는 도 2의 Ⅰ-Ⅰ'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도
도 4는 본 발명에 의한 씨모스 이미지 센서를 나타낸 단면도
도 5a 내지 도 5g는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 개략적인 공정단면도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 에피층
103 : 소자 격리막 104 : 게이트 절연막
105 : 게이트 전극 106 : 제 1 감광막
107 : 저농도 n-형 확산 영역 108 : 절연막 측벽
109 : 제 2 감광막 110 : 고농도 n+형 확산 영역
111 : 제 3 감광막 112 : 제 1 p)형 확산 영역
113 : 제 4 감광막 114 : 제 2 p)형 확산 영역
115 : 제 5 p)형 확산 영역
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 포토다이오드 영역과 플로팅 확산영역 사이의 펀치 쓰루(punch through)를 방지하여 저조도에서 감도 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비 하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이다.
도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변환부로서의 포토 다이오드(photo diode)(10)와, 4개의 트랜지스터들을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(20), 리셋 트랜지스터(30), 드라이브 트랜지스터(40) 및 셀렉트 트랜지스터(50)이다. 그리고, 상기 각 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(60)가 전기적으로 연결된다.
여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 트랜스퍼 트랜지스터(20)의 게이트 전압이고, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 드라 이브 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전압이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 2에 도시한 바와 같이, 액티브 영역이 정의되어 상기 액티브 영역을 제외한 부분에 소자 분리막이 형성된다. 상기 액티브 영역 중 폭이 넓은 부분에 1개의 포토다이오드(PD)가 형성되고, 상기 나머지 부분의 액티브 영역에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(23, 33, 43, 53)이 형성된다.
즉, 상기 게이트 전극(23)에 의해 트랜스퍼 트랜지스터(20)가 형성되고, 상기 게이트 전극(33)에 의해 리셋 트랜지스터(30)가 형성되고, 상기 게이트 전극(43)에 의해 드라이브 트랜지스터(40)가 형성되며, 상기 게이트 전극(53)에 의해 셀렉트 트랜지스터(50)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역에는 각 게이트 전극(23, 33, 43, 53) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역(S/D)이 형성된다.
도 3a 내지 도 3e는 도 2의 Ⅰ-Ⅰ'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 고농도 P++형 반도체 기판(61)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(62)을 형성한다.
이어, 상기 반도체 기판(61)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(63)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(63)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(63)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
그리고, 상기 소자 분리막(63)이 형성된 에피층(62) 전면에 게이트 절연막(64)과 도전층(예를 들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(65)을 형성한다.
도 3b에 도시한 바와 같이, 상기 반도체 기판(61)의 전면에 제 1 감광막(66)을 도포하고, 노광 및 현상 공정으로 블루(Blue), 그린(Green), 레드(Red)의 각 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(66)을 마스크로 이용하여 상기 에피층(62)에 저농도 n-형 불순물 이온을 주입하여 상기 블루, 그린, 레드 포토다이오드 영역인 저농도 n-형 확산 영역(67)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(66)을 완전히 제거하고, 상기 반도체 기판(61)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(65)의 양측면에 절연막 측벽(68)을 형성한다.
이어, 상기 반도체 기판(61)의 전면에 제 2 감광막(69)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(69)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 n+형 확산 영역(플로팅 확산 영역)(70)을 형성한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(69)을 제거하고, 상기 반도체 기판(61)의 전면에 제 3 감광막(71)을 도포한 후, 노광 및 현상 공정으로 각 포토다이오드 영역의 일부가 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(71)을 마스크로 이용하여 상기 n-형 확산 영역(67)이 형성된 포토다이오드 영역에 p0형 불순물 이온을 주입하여 반도체 기판의 표면내에 p0형 확산 영역(72)을 형성한다.
도 3e에 도시한 바와 같이, 상기 제 3 감광막(71)을 제거하고, 상기 반도체 기판(61)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
그러나 상기와 같은 종래 기술에 의한 씨모스 이미지 센서의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 포토 다이오드(PD)와 플로팅 확산 영역(FD)이 형성되었을 때 트랜스퍼 트랜지스터의 게이트 전극 하부 즉, 포토 다이오드와 플로팅 확산 영역 사이에 펀치 쓰루(punch through)가 발생하여 트랜스퍼 트랜지스터를 Off시켰을 경우에도 전자 이동 경로가 존재하게 되어 암전류가 생기는 현상이 발생한다. 이러한 암전류는 저조도에서 감도 특성을 떨어뜨린다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 트랜스퍼 트랜지스터(transfer Transistor)의 게이트 전극 하부에서 포토다이오드 영역과 플로팅 확산 영역간에 펀치 쓰루를 방지하여 저조도에서 감도 특성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적들 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 반도체 기판 의 액티브 영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 각 게이트 전극의 양측면에 형성되는 절연막 측벽과, 상기 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 게이트 전극과 일정한 간격을 갖고 제 1 도전형 확산 영역의 표면내에 형성되는 제 2 도전형 제 1 확산 영역과, 상기 게이트 전극과 인접한 제 1 도전형 확산 영역에 형성되는 제 2 도전형 제 2 확산 영역과, 상기 제 1 도전형 확산 영역이 형성된 절연막 측벽 하부에 형성되는 제 2 도전형 제 3 확산 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 포토 다이오드 영역에 제 1 도전형 확산 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 일측의 트랜지스터 영역에 플로팅 확산 영역을 형성하는 단계와, 상기 제 1 도전형 확산 영역의 표면내에 제 2 도전형 제 1 확산 영역을 형성하는 단계와, 상기 게이트 전극과 인접한 제 1 도전형 확산 영역내에 제 2 도전형 제 2 확산 영역을 형성하는 단계와, 상기 제 1 도전형 확산 영역이 형성된 절연막 측벽의 하부에 제 2 도전형 제 3 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서 및 그 제 조방법을 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 씨모스 이미지 센서를 나타낸 단면도이다.
도 4에 도시한 바와 같이, 포토 다이오드 영역과 트랜지스터 영역으로 이루어진 액티브 영역과 소자 분리 영역으로 정의된 p++형 도전형 반도체 기판(101)에 형성되는 p-형 에피층(102)과, 상기 반도체 기판(101)의 액티브 영역을 정의하기 위해 소자 분리 영역에 형성되는 소자 격리막(103)과, 상기 반도체 기판(101)의 액티브 영역에 게이트 절연막(104)을 개재하여 형성되는 게이트 전극(105)과, 상기 포토 다이오드 영역에 형성되는 저농도 n-형 확산 영역(107)과, 상기 게이트 전극(105)의 양측면에 형성되는 절연막 측벽(108)과, 상기 게이트 전극(105a,105b) 사이의 트랜지스터 영역에 형성되는 고농도 n+형 확산 영역(플로팅 확산 영역)(110)과, 상기 저농도 n-형 확산 영역(107)이 형성된 반도체 기판(101)의 표면내에 형성되는 제 1 P0형 확산 영역(112)과, 상기 게이트 전극(105)과 인접한 저농도 n-형 확산 영역(107)에 형성되는 제 2 P0형 확산 영역(114)과, 상기 저농도 n-형 확산 영역(107)이 절연막 측벽(108)의 하부에 형성되는 제 3 P0형 확산 영역(115)을 포함하여 구성되어 있다.
도 5a 내지 도 5g는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 개략적인 공정 단면도이다.
도 5a에 도시한 바와 같이, 고농도 P++형 반도체 기판(101)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(102)을 형성한다.
이어, 상기 반도체 기판(101)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(103)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(103)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판 위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(103)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막 을 제거한다.
그리고 상기 소자 격리막(103)이 형성된 에피층(102) 전면에 게이트 절연막(104)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착한다.
여기서, 상기 게이트 절연막(104)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수도 있다.
그리고 상기 도전층 및 게이트 절연막(104)을 선택적으로 제거하여 게이트 전극(105)을 형성한다.
여기서, 상기 게이트 전극(105)은 트랜스퍼 트랜지스터의 게이트 전극이다.
도 5b에 도시한 바와 같이, 상기 게이트 전극(105)을 포함한 반도체 기판(101)의 전면에 제 1 감광막(106)을 도포하고, 노광 및 현상 공정으로 각 포토 다이오드 영역이 노출되도록 상기 제 1 감광막(106)을 선택적으로 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(106)을 마스크로 이용하여 상기 에피층(102)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 포토다이오드 영역에 n-형 확산 영역(107)을 형성한다.
도 5c에 도시한 바와 같이, 상기 제 1 감광막(106)을 제거하고, 상기 게이트 전극(105)을 포함한 반도체 기판(101)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(105)의 양측면에 절연막 측벽(108)을 형성한다.
이어, 상기 게이트 전극(105)을 포함한 반도체 기판(101) 전면에 제 2 감광 막(109)을 도포하고, 노광 및 현상 공정으로 각 포토다이오드 영역을 커버하고 상기 각 트랜지스터의 소오스/드레인 영역(여기서, 플로팅 확산 영역)이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(109)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 제 2 도전형(n+형) 불순물 이온을 주입하여 n+형 확산 영역(플로팅 확산 영역)(110)을 형성한다.
도 5d에 도시한 바와 같이, 상기 제 2 감광막(109)을 제거하고, 상기 반도체 기판(101)의 전면에 제 3 감광막(111)을 도포한 후, 노광 및 현상 공정으로 각 포토다이오드 영역의 일부가 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(111)을 마스크로 이용하여 상기 n-형 확산 영역(107)이 형성된 에피층(102)에 제 1 도전형(p0형) 불순물 이온을 주입하여 상기 에피층(102)의 표면내에 제 1 p0형 확산 영역(112)을 형성한다.
도 5e에 도시한 바와 같이, 상기 제 3 감광막(111)을 제거하고, 상기 반도체 기판(101)의 전면에 제 4 감광막(113)을 도포한 후, 노광 및 현상 공정으로 상기 게이트 전극(105)에 인접한 포토다이오드 영역의 일부가 노출되도록 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 4 감광막(113)을 마스크로 이용하여 상기 n-형 확산 영역(107)이 형성된 에피층(102)에 제 1 도전형(p0형) 불순물 이온을 주입하여 상기 에피층(102)의 표면내에 제 2 p0형 확산 영역(114)을 형성한다.
여기서, 상기 틸티 이온 주입의 각도는 0°로 한다.
도 5f에 도시한 바와 같이, 상기 패터닝된 제 4 감광막(113)을 마스크로 이용하여 소정 각도를 갖는 틸티 이온주입으로 상기 n-형 확산 영역(107)이 형성된 절연막 측벽(108)의 하부까지 제 1 도전형(p0형) 불순물 이온을 주입하여 상기 에피층(102)의 표면내에 제 3 p0형 확산 영역(115)을 형성한다.
여기서, 상기 틸티 이온 주입의 각도는 약 7°로 한다.
도 5g에 도시한 바와 같이, 상기 제 4 감광막(113)을 제거하고, 상기 반도체 기판(101)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
이후, 공정은 도면에 도시하지 않았지만, 전면에 다수의 층간 절연막의 금속배선을 형성한 후 칼라 필터층과 마이크로렌즈를 형성하여 이미지 센서를 완성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 상세히 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 트랜스퍼 트랜지스터의 게이트 전극과 인접한 포토다이오드 영역의 측면에 P0 이온을 주입하여 포토다이오드 영역과 플로팅 확산 영역 사이의 펀치 쓰루를 방지함으로써 암 전류를 방지하여 저조도에서 감도 특성을 향상시킬 수 있다.
Claims (4)
- 삭제
- 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판을 준비하는 단계;상기 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;상기 포토 다이오드 영역에 제 1 도전형 확산 영역을 형성하는 단계;상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 일측의 트랜지스터 영역에 플로팅 확산 영역을 형성하는 단계;상기 제 1 도전형 확산 영역의 표면내에 제 2 도전형 제 1 확산 영역을 형성하는 단계;상기 게이트 전극과 인접한 제 1 도전형 확산 영역내에 제 2 도전형 제 2 확산 영역을 형성하는 단계;상기 제 1 도전형 확산 영역이 형성된 절연막 측벽의 하부에 틸티 이온주입으로 제 2 도전형 제 3 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 2 항에 있어서, 상기 제 2 도전형 제 2 확산 영역은 틸티 각도를 0°로 하여 제 2 도전형 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 2 항에 있어서, 상기 제 2 도전형 제 3 확산 영역은 틸티 각도를 7°로 하여 제 2 도전형 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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