KR100657142B1 - 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법 - Google Patents

이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법 Download PDF

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Abstract

제한된 픽셀의 면적에서 개선된 필-팩터를 얻을 수 있는, 즉 필-팩터의 저하없이 픽셀 쉬링크(shrink)를 이룰수 있는 이미지 센서 및 그 제조 방법이 개시된다. 본 발명의 이미지센서는 베리드(buried) 콘택 또는/및 버팅(butting) 콘택을 사용하여 픽셀 내의 콘택영역이 차지하는 면적을 줄일 수 있다. 즉, 새로운 콘택 구조를 사용하여 픽셀 사이즈를 안정적으로 줄여, 종래의 콘택이 차지하던 면적을 일부는 픽셀의 전체 면적을 줄이고 일부는 필-팩터를 확보하는데에 나누어 활용함으로서, 픽셀 사이즈 감소에 따른 한계를 극복하는 효과를 구현한다.
CMOS이미지센서, 픽셀, 플로팅확산영역, 폴리실리콘, 베리드콘택, 버팅콘택

Description

이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조 방법{contact structure for pixel shrinking and method for manufacturing the same}
도 1은 종래기술에 따른 CMOS 이미지센서에서 1개의 포토다이오드와 4개의 NMOS 트랜지스터로 구성된 단위 픽셀를 도시한 회로도.
도 2는 도 2의 단위픽셀 구성에서 각 트랜지스터를 제어하는 신호에 대한 제어 타이밍도.
도 3은 도 2에 도시된 부분중에서 플로팅확산영역과 드라이브 트랜지스터의 게이트용 폴리실리콘이 금속배선의 콘택을 통하여 상호 연결되어 있는 구조를 나타낸 단면도.
도 4는 본 발명에 따른 베리드(buried) 콘택 구조를 나타낸 평면도.
도 5a 및 도 5b는 본 발명에 따른 베리드 콘택 방법의 일예를 나타낸 것으로, 도 4의 A-A'에 따른 단면도.
도 6은 본 발명에 따른 베리드 콘택 방법의 다른 예를 나타낸 단면도.
도 7a 및 도 7b는 본 발명에 따른 베리드 콘택 방법의 또 다른 실시예를 나타낸 단면도.
도 8은 본 발명에 따른 버팅 콘택 구조를 나타낸 평면도.
도 9는 도 8의 A-A'에 따른 단면도.
도 10은 버팅 콘택 방법의 다른 예를 나타낸 평면도.
도 11은 도 10의 A-A'에 따른 단면도.
본 발명은 CMOS(Complementary Metal Oxide semiconductor, 이하 CMOS라 함) 이미지 센서(image sensor)에 관한 것으로, 특히 픽셀(Pixel) 사이즈 감소(shrink)를 위한 픽셀 내의 콘택(contact) 구조 및 그 제조 방법에 관한 것이다.
CMOS 이미지 센서는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 픽셀수 만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. CMOS 이미지 센서는, 종래 이미지센서로 널리 사용되고 있는 CCD 이미지센서에 비하여 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있다.
도 1은 종래기술에 따른 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성된 단위 픽셀(Unit Pixel)를 도시한 회로도이다.
도 1을 참조하면, CMOS 이미지센서는 빛을 받아 광전하를 생성하는 포토다이 오드(PD)와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD) 으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx)와, 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)를 구비하여 구성된다. 단위픽셀 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드 트랜지스터(Load Tr)가 구성되어 있다.
도 2는 전술한 도 2의 단위픽셀 구성에서 각 트랜지스터를 제어하는 신호에 대한 제어 타이밍도로서, 상호 연관된 이중 샘플링 방식(correlated double sampling method, 이하 CDS라 함)에 의해 픽셀 데이터를 얻는 방법에 대해 살펴보면 다음과 같다.
1) 도 3에서 'A' 구간은 트랜스퍼 트랜지스터(Tx) 및 리셋 트랜지스터(Sx)가 턴-온(Turn-on)되고, 셀렉트 트랜지스터(Sx)가 턴-오프(Turn-off)되어 포토다이오드(PD)를 공핍(depletion)시키는 구간이다.
2) 'B' 구간은 턴-온된 트랜스퍼 트랜지스터(Tx)가 다시 턴-오프된 후, 포토다이오드(PD)에서 빛을 흡수하여 광전하를 생성하고, 생성된 광전하를 집적하는 구간이다.('B' 구간은 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)의 상태와 관계없이 트랜스퍼 트랜지스터(Tx)가 다시 턴-온될 때까지 유지된다.)
3) 'C' 구간은 리셋 트랜지스터(Rx) 및 트랜스퍼 트랜지스터(Tx)가 각각 턴- 온, 턴-오프 상태로 계속 유지되고, 셀렉트 트랜지스터(Sx)가 턴-온됨으로써 센싱 노드(N)에 의해 구동되는 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 통해 리셋 전압 레벨을 전달하는 구간이다. (Reset level transfer 구간)
4) 'D' 구간은 리셋 트랜지스터(Rx)가 턴-오프됨으로써 'C' 구간에서 발생한 리셋 전압 레벨을 안정시키는 구간이다.(Reset level settling 구간)
5) 'E' 구간은 'D' 구간으로부터 리셋 전압 레벨을 샘플링하는 구간이다.(Reset level sampling 구간)
6) 'F' 구간은 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)가 각각 턴-오프, 턴-온 상태로 계속 유지되고, 트랜스퍼 트랜지스터(Tx)가 턴-온됨으로써 'B' 구간 동안 포토다이오드(PD)에서 집적된 광전하에 의한 데이타 전압 레벨이 센싱 노드(N)에 전달되어 센싱 노드(N)에 의해 구동되는 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)에 의해 데이타 전압 레벨을 전달하는 구간이다.(Data level transfer 구간)
7)'G' 구간은 트랜스퍼 트랜지스터(Tx)가 턴-오프됨으로써 'F' 구간에서 발생한 데이타 전압 레벨을 안정시키는 구간이다.(Data level settling 구간)
8) 'H' 구간은 'G' 구간으로부터의 데이타 전압 레벨을 샘플링하는 구간이다.(Data level sampling 구간)
'E' 구간 및 'H' 구간에서 각각 샘플링되는 리셋 레벨 및 데이타 레벨은 차이값이 포토다이오드(PD)로부터 입력받은 이미지에 대한 CMOS 이미지센서의 출력 이미지 값이 된다.
상술한 바와 같은 종래의 단위 픽셀 동작은 다른 모든 단위 픽셀에서도 동일하게 이루어지며, 이러한 단위 픽셀들이 어레이된 픽셀 어레이의 구동은 로오(row) 베이스 스캔 방식은 채택한 경우, 첫번째 로오에서부터 마직막 로오까지 순차적으로 스캔되게 된다.
따라서, 예컨대 n-1번째 로오의 픽셀로부터 데이터를 얻은 후 n번째 로오에서 데이터를 얻을 때 n-1번째를 포함한 그 이전의 로오(row)들에 해당하는 픽셀들은 크린-업(clean-up)된 후 다시 광 집적(integration)을 실시하고 있게 된다.
한편, 상술한 바와 같은 종래의 단위 픽셀 구조는 CDS 지원을 위해 단위 픽셀 당 4개의 트랜지스터를 사용함으로써 단위 픽셀의 사이즈를 증가시키고, 또한 제한된 면적에서 픽셀을 구현하기 위해서는 포토다이오드의 면적이 제한될 수 밖에 없었다. 필-팩터(fill-factor)는 단위픽셀의 전체면적 중에서 포토다이오드가 차지하는 면적의 비율을 나타내는데, 이 요소는 이미지센서의 성능에 관계되는 중요 요소 중의 하나이다. 필-팩터가 크다는 것은 빛을 받아들여 전기적인 신호로 바꿀 수 있는 능력이 더 크다는 것으로, 필-팩터가 크면 클수록 단위픽셀의 출력전압의 변화폭이 커진다는 것을 의미하며, 이는 결국 CMOS 이미지센서의 동적영역(Dynamic range)이 증가함을 나타낸다.
0.18㎛ 이상의 비교적 저집적도를 갖는 이미지센서에서는 약 30％ 정도의 필팩터를 갖는 4 트랜지스터 구조에서 만족할 만한 특성을 보였다. 그러나, 반도체 기술의 발전에 따라 픽셀는 작아지지만 수광부는 일정 면적 이상이 필요하므로 필-팩터를 확대할 필요성이 있으며, 특히 최근 전세계적으로 개발중인 0.18㎛ 이하의 고집적 이미지센서에서는 필-팩터의 확대가 필수적이라 할 수 있다.
필-팩터를 개선하기 위한 방법으로서 종래에는 4개의 트랜지스터를 사용하는 픽셀 타입에서 3개의 트랜지스터를 사용하는 픽셀 타입으로 변경하는 방향을 연구하고 있다.
그러나, 3개의 트랜지스터를 사용하는 픽셀 타입은 노이즈(noise) 특성이 나쁘기 때문에 이 부분을 개선하여야 하는 추가적인 노력이 필요한 실정이다.
따라서, 본 발명은 콘택 구조를 개선하여 픽셀 내에서 콘택이 차지하는 면적을 줄이므로써, 픽셀 쉬링크를 이루고자 하는 것이다. 도 1의 회로 구성을 갖는 단위 픽셀에서, 드라이브 트랜지스터(Dx)의 게이트와 플로팅확산영역(FD)은 상호 연결되어야 하며, 또한 드라이브 트랜지스터(Dx)의 게이트와 리셋트랜지스터(Rx)의 드레인확산영역이 상호 연결되어야 한다.
그를 위하여, 종래에는 확산영역과 게이트용 폴리실리콘 사이를 금속배선을 통해서 상호 연결하고 있다.
도 3은 폴리실리콘(드라이브트랜지스터의 게이트용 폴리실리콘)과 확산영역(플로팅확산영역 또는 리셋트랜지스터의 드레인확산영역) 사이의 연결을 나타낸 단면도이다.
도 3을 참조하면, 반도체기판(301) 표면 하에 확산영역(302)이 형성되어 있고, 소자분리막(303) 상에 드라이브 트랜지스터(Dx)의 게이트용 폴리실리콘(304)이 확장되어 형성되어 있으며, 확산영역(302)와 드라이브 트랜지스터(Dx)의 게이트용 폴리실리콘(304)은 절연막(305)을 관통하여 콘택된 금속배선(306)를 통해 연결되어 있다.
그러한, 이러한 종래의 콘택 구조 및 방법은 폴리실리콘에 하나의 콘택이 형성되고, 확산영역에 또 하나의 콘택이 형성되어야 하므로, 두개의 콘택이 필요한 구조가 되며 이는 제한된 픽셀 면적 내에서 콘택이 차지하는 면적이 상대적으로 크기 때문에, 상대적으로 포토다이오드가 차지하는 면적이 작아질수 밖에 없었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로써, 제한된 픽셀의 면적에서 개선된 필-팩터를 얻을 수 있는, 즉 필-팩터의 저하없이 픽셀 쉬링크(shrink)를 이룰수 있는 이미지 센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 제1특징적인 본 발명은, 픽셀 내에 상호 전기적으로 연결이 필요한 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서, 상기 폴리실리콘막이 상기 액티브 영역 상부에 일부 오버랩되도록 확장되어, 상기 폴리실리콘막이 상기 액티브영역와 베리드(buried) 콘택된 것을 특징으로 한다.
제1특징적인 본 발명에서, 상기 폴리실리콘막과 상기 액티브영역의 베리드 콘택은, 상기 액티브영역; 상기 액티브영역 상에 형성되며 이온주입에 의해 절연파괴된 산화막; 상기 절연파괴된 산화막 상에 형성된 상기 폴리실리콘막으로 구성될 수 있다. 또한, 상기 폴리실리콘막과 상기 액티브영역의 베리드 콘택은, 상기 액티브영역; 상기 액티브영역을 오픈시키는 산화막; 및 상기 오픈영역의 상기 액티브영역 상에 형성된 상기 폴리실리콘막으로 구성될 수 있다.
상기 목적을 달성하기 위한 제2특징적인 본 발명은, 픽셀 내에 상호 연결되는 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서, 상기 폴리실리콘막이 상기 액티브 영역 상부에 일부 오버랩되도록 확장되어, 상기 폴리실리콘막이 상기 액티브영역와 버팅(butting) 콘택된 것을 특징으로 한다.
제2특징적인 본 발명에서 상기 폴리실리콘막과 상기 액티브 영역의 버팅 콘택은, 상기 액티브영역; 상기 액티브영역 상부에 일부 오버랩되도록 확장되어 형성된 상기 폴리실리콘막; 상기 확장된 부분의 폴리실리콘막과 상기 액티브영역의 일부를 노출시키는 콘택홀; 상기 콘택홀 내에 매립된 금속으로 구성될 수 있다.
상기 목적을 달성하기 위한 제3특징적인 본 발명은, 픽셀 내에 전기적으로 상호 연결되는 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서, 상기 액티브영역; 상기 액티브 영역 상부에 일부 오버랩되도록 확장되어 형성되며, 상기 액티브영역의 일부가 노출되도록 제1오픈부를 갖는 상기 폴리실리콘막; 상기 폴리실리콘막이 형성된 기판 전체구조 상에 형성되며, 제2오픈부 - 상기 제2오픈부는 제1오픈부와 오버랩되면서 상기 제1오픈부보다 넓은 폭을 갖음 - 를 갖는 절연막; 상기 제1 및 제2 오픈부 내에 매립된 금속을 포함하는 것을 특징으로 한다
제1 내지 제3 특징적인 본 발명에서, 액티브영역은 픽셀을 구성하는 구성요소중 플로팅확산영역 또는 리셋트랜지스터의 드레인영역이 될 수 있고, 상기 폴리 실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘이 될 수 있다. 또한, 액티브영역은 저농도 확산영역 및 고농도 확산영역으로 이루어질수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 광특성의 안정성을 위해 필-팩터를 확보하면서 픽셀 사이즈를 줄일수 있도록, 베리드(buried) 콘택 또는 버팅(butting) 콘택을 사용하여 픽셀 내의 콘택의 개수를 줄이는 것이다. 즉, 새로운 콘택 구조를 사용하여 픽셀 사이즈를 안정적으로 줄여, 종래의 콘택이 차지하던 면적을 일부는 픽셀의 전체 면적을 줄이고 일부는 필-팩터를 확보하는데에 나누어 활용함으로서, 픽셀 사이즈 감소에 따른 한계를 극복하고자 함이다.
본 발명의 기술을 적용할 경우 픽셀의 추가 쉬링크를 가능케 하여 현재 0.13um 이하의 CMOS 이미지센서 개발 기술에 직접 반영될 수 있다.
본 발명을 적용하여 픽셀 내에서 줄일 수 있는 콘택(Contact) 부분은 폴리실리콘과 액티브영역(예컨대 플로팅확산영역) 사이의 연결 부분으로서, "poly contact + active contact + metal connection" 으로 이루어지는 부분이다. 즉, 본 발명은 도 1 및 도 3에서 설명하였던 드라이브 트랜지스터(Dx)의 게이트와 플로팅확산영역(FD) 사이의 상호 연결, 또는 드라이브 트랜지스터(Dx)의 게이트와 리셋트랜지스터(Rx)의 드레인확산영역 사이의 상호 연결에 적용될 수 있다.
한편, 종래기술에서 설명한 도 1의 픽셀 타입과 다른 구조의 픽셀이라 하더라도 본 발명은 적용될 수 있다. 즉, 폴리실리콘막과 액티브영역의 연결이 필요한 구조를 갖는 기타 다른 픽셀 구조에서도 본 발명은 적용될 수 있다. 본 발명의 콘택 구조 및 콘택 방법은 픽셀 쉬링크(shrink)면에서 하나의 트랜지스터 개수를 줄이는 것보다 더 효과적이라 할 수 있다.
(제1실시예 : 베리드 콘택 적용)
도 4는 본 발명에 따른 베리드(buried) 콘택 구조를 나타낸 평면도로서, 드라이브트랜지스터의 게이트 폴리실리콘과 플로팅확산영역 사이의 콘택 구조를 나타낸다.
도 4를 참조하면, 본 발명에 따른 베리드 콘택 구조는 별도의 금속배선을 사용하여 플로팅확산영역(401)과 게이트 폴리실리콘(402) 사이를 연결하는 것이 아니라, 플로팅확산영역(401)과 오버랩되도록 폴리실리콘(402)을 확장하여 형성하고, 그 폴리실리콘(402)이 별도의 배선없이 플로팅확산영역(401)에 베리드 콘택(403)되도록 하는 것이다. 미설명 도면부호 "404"는 저농도 도핑영역인 N-확산영역을 나타낸다.
도 5a 및 도 5b는 베리드 콘택 방법의 일예를 나타낸 것으로, 도 4의 A-A'에 따른 단면도이다.
먼저, 도 5a를 참조하면, 기판(501)에 STI(Shallow Trench Isolation) 소자 분리 공정으로 소자분리막(502)을 형성하여, 필드영역과 활성영역을 정의한다. 이어서, 저농도 이온주입에 의해 N- 확산영역(503)을 형성하고, 약 50Å 두께의 게이트산화막(504)을 형성한 다음, 얇은 두께의 제1폴리실리콘막(505)를 증착한다. 이어서, 베리드 콘택 영역이 오픈된 베리드 콘택 마스크패턴(506)을 포토 공정에 의해 형성하고, 게이트산화막 절연파괴를 위한 이온주입을 실시한다. 이때, 이온주입 조건은 하이 커런트(high current) 장비를 이용하여 게이트산화막(504) 위치에 이온주입 도즈(dose)의 피크(peak)가 오도록 조건을 설정하여 진행한다. 이를 통해 베리드 콘택 부위의 게이트산화막(504a)만이 도펀트에 의해 절연파괴되어 전도성을 갖게 되므로, 제1폴리실리콘막(505)와 N- 확산영역(503) 간의 전기적 연결이 이루어진다.
이어서, 도 5b에 도시된 바와 같이, 베리드 콘택 마스크패턴(506)을 제거하고, 노말 트랜지스터의 게이트 두께가 되도록 제2폴리실리콘막(507)을 증착한다.
이후, 게이트 마스크 및 식각 공정으로 제2 및 제1 폴리실리콘막(507, 505)을 패터닝하고, 고농도 이온주입을 실시하여 N+ 플로팅확산영역(508)을 형성한다.
이에 의해, 폴리실리콘막(505, 507)과 N+ 플로팅확산영역(508) 사이의 콘택이 완성된다. 즉, 폴리실리콘막(505, 507)은 베리드 콘택 영역에서 절연파괴된 게이트산화막(504a) 및 N-확산영역(503)을 통해 N+ 플로팅확산영역(508)과 전기적으로 연결된다.
여기서, 제1폴리실리콘막(505)의 두께는 게이트산화막의 절연 파괴를 위한 이온주입장비의 능력에 맞추어 조절하는 바, 500Å 이하는 폴리실리콘 증착의 안정성이 보장되지 않으므로, 증착의 안정성과 이온주입 능력을 고려하여 500∼1000Å정도의 두께로 형성한다. 제2폴리실리콘막(507)은 두께는 제1폴리실리콘막(505)의 두께와 합쳐서 원하는 게이트 두께가 되어야 하므로, 약, 1500∼2000Å의 두께로 형성한다. 한편, 게이트산화막의 절연파괴를 위한 이온주입시 주입되는 이온은 아세닉(As)과 같은 이온을 사용할 수 있다.
도 6은 베리드 콘택 방법의 다른 예를 나타낸 단면도로서, 베리드 콘택 부위의 폴리실리콘은 실질적으로 트랜지스터의 게이트를 이루는 부분이 아니고 그 게이트에서 확장되는 부분이므로, 두께가 얇아도 상관없다.
따라서, 2번의 폴리실리콘 증착을 이용하는 것이 아니라, 도 6에 도시된 바와 같이 원하는 게이트 두께의 한번의 폴리실리콘 증착만을 사용하고, 베리드콘택마스크를 사용하여 베리드 콘택 부위의 폴리실리콘막을 일부두께 식각한 후 게이트산화막 절연파괴를 위한 이온주입을 사용하는 것이다.
도 6을 참조하여, 구체적으로 그 과정을 설명하면, 기판(601)에 소자분리막(도시하지 않음)을 형성하여, 필드영역과 활성영역을 정의한다. 이어서, 저농도 이온주입에 의해 N- 확산영역(603)을 형성하고, 약 50Å 두께의 게이트산화막(604)을 형성한 다음, 2000∼2500Å 두께의 폴리실리콘막(605)를 증착한다. 이어서, 베리드 콘택 영역이 오픈된 베리드 콘택 마스크패턴(606)을 포토 공정에 의해 형성하고, 게이트산화막 절연파괴를 위한 이온주입을 실시한다. 이에 의해 베리드 콘택 영역의 게이트산화막(604a)는 절연파괴 된다.
이후, 베리드 콘택 마스크패턴(606)을 제거하고, 게이트 마스크 및 식각 공정으로 폴리실리콘막(505)을 패터닝하고, 고농도 이온주입을 실시하여 N+ 플로팅확산영역(도시되지 않음)을 형성한다.
도 7a 및 도7b는 베리드 콘택 방법의 또 다른 실시예를 나타낸 단면도로서, 도 5a 및 도 5b에서 설명하였던 방법 중에서 사용하였던 게이트산화막 절연파괴를 이용한 이온주입 대신에 베리드 콘택 영역의 제1폴리실리콘과 게이트산화막을 선택적으로 식각하여 드러난 액티브영역에 제2폴리실리콘막이 직접 콘택되도록 하는 것이다.
구체적으로 설명하면, 도 7a에 도시된 바와 같이, 기판(701)에 소자분리 공정으로 필드영역과 활성영역을 정의한다. 이어서, 저농도 이온주입에 의해 N- 확산영역(703)을 형성하고, 약 50Å 두께의 게이트산화막(704)을 형성한 다음, 얇은 두께의 제1폴리실리콘막(705)를 증착한다. 이어서, 베리드 콘택 영역이 오픈된 베리드 콘택 마스크패턴(706)을 포토 공정에 의해 형성하고, 제1폴리실리콘막(705)와 게이트산화막(704)를 식각한다.
이어서, 도 7b에 도시된 바와 같이, 베리드 콘택 마스크패턴(706)을 제거하고, 노말 트랜지스터의 게이트 두께가 되도록 제2폴리실리콘막(707)을 증착한다.
이후, 게이트 마스크 및 식각 공정으로 제2 및 제1 폴리실리콘막(707, 705) 을 패터닝하고, 고농도 이온주입을 실시하여 N+ 플로팅확산영역(도시하지 않음)을 형성한다.
이에 의해, 폴리실리콘막(705, 707)과 N+ 플로팅확산영역 사이의 콘택이 완성된다.
(제2실시예 : 버팅 콘택 적용)
도 8은 본 발명에 따른 버팅 콘택 구조를 나타낸 평면도로서, 드라이브트랜지스터의 게이트 폴리실리콘과 플로팅확산영역 사이의 콘택 구조를 나타낸다.
도 8를 참조하면, 본 발명에 따른 버팅 콘택 구조는 금속배선을 사용하되, 플로팅확산영역(906) 및 폴리실리콘막(905)에 각각 콘택을 형성하는 것이 아니라(즉, 두개의 콘택을 형성하는 것이 아니라), 플로팅확산영역(906)과 일부 오버랩되도록 폴리실리콘(905)을 확장하여 형성하고, 그 폴리실리콘(905)과 플로팅확산영역(906)을 동시에 오픈 시키는 하나의 버팅 콘택홀을 형성한 다음, 그 홀에 금속배선을 매립하는 방법이다. 미설명 도면부호 "903"은 저농도 도핑영역인 N-확산영역을 나타내고, 도면부호 "910"은 버팅 콘택 영역을 나타낸다.
도 9는 도 8의 A-A'에 따른 단면도이다. 이를 참조하여 버팅 콘택 방법을 설명한다.
먼저, 기판(901)에 STI(Shallow Trench Isolation) 소자분리 공정으로 소자분리막(902)을 형성하여, 필드영역과 활성영역을 정의한다. 이어서, 저농도 이온주 입에 의해 N- 확산영역(903)을 형성하고, 약 50Å 두께의 게이트산화막(904)을 형성한 다음, 게이트용 폴리실리콘막(905)를 증착한다.
이어서, 게이트 마스크 및 식각 공정으로 폴리실리콘막(905)을 식각하는데 이때 액티브영역에 일부 오버랩되도록 폴리실리콘 패턴이 형성되도록 한다.
이어서, 고농도 이온주입을 실시하여 N+ 플로팅확산영역(508)을 형성하고, 절연막(907)을 증착한 다음, 폴리실리콘막(905) 패턴의 에지 부분을 및 액티브영역(즉, N-확산영역)을 함께 오픈하도록 상기 절연막(907)을 식각하여 버팅 콘택홀을 형성한다.
이후, 배선용 금속 또는 플러그용 금속(908)을 증착하여 폴리실리콘막(905)과 N+ 플로팅확산영역(906) 사이의 연결을 완료한다.
도 10은 버팅 콘택 방법의 다른 예를 나타낸 평면도이고, 도 11은 도 10의 A-A'에 따른 단면도이다.
도 10 및 도 11을 참조하면, 게이트 폴리실리콘막(1020)을 플로팅확산영역(1010) 상부로 확장하여 형성한 다음, 제1 콘택영역(1030)과 제2 콘택영역(1040)을 오버랩시켜 형성하는 것이다. 평면적으로 제1 콘택영역(1030)은 제2 콘택영역(1040) 내부에 형성되는 바, 제1 콘택영역(1030)은 제2 콘택영역(1040) 보다 적은 콘택 사이즈를 갖는다. 물론 N-확산영역(1050)도 적용한다.
도 11을 참조하면, STI 소자분리공정으로 액티브영역을 정의되고, 액티브영 역의 기판 표면하에는 저농도불순물영역과 고농도불순물영역이 형성된다. 저농도확산영역(1050)과 고농도확산영역(1010)은 플로팅확산영역이다.
액티브영역 상부에 일부 오버랩되도록 확장되어 폴리실리콘막(1020)이 형성되고 폴리실리콘막은 선택적으로 식각되어 상기 액티브영역의 일부가 노출되는 제1오픈부(제1콘택영역, 1030)가 형성된다.
폴리실리콘막(1020)이 형성된 기판 전체구조 상에 절연막(1060)이 형성되며, 절연막(1060)은 선택적으로 식각되어 제2오픈부(제2콘택영역, 1040)가 형성된다. 제2오픈부는 제1오픈부와 오버랩되면서 상기 제1오픈부보다 넓은 폭을 갖는다.
제1 오픈부 및 제2 오픈부 내에는 금속(1070)이 매립되어, 액티브영역과 폴리실리콘 사이의 연결이 완료된다.
본 발명의 제3실시예에 따른 콘택 구조는 픽셀 사이즈가 점차 더 작아지면서 콘택 면적에 더욱더 제약이 따르는 경우 적용될 수 있다.
이상에서 설명한 바와 같이, 베리드 콘택 또는 버팅 콘택을 사용하는 경우, 평면적으로 콘택영역은 한군데만 형성되므로, 두개의 콘택영역이 필요한 종래기술보다 픽셀 쉬링크 측면에서 매우 효과적이다.
한편, 앞서 설명된 본 실시예는 플로팅확산영역과 드라이브트랜지스터의 게이트 폴리실리콘 사이의 연결을 실시예로써 설명한 것으로, 도 1의 회로를 갖는 픽셀이라면 드라이브 트랜지스터의 게이트 폴리실리콘과 리셋트랜지스터의 드레인 확산영역 사이의 연결에도 본 발명은 적용될 수 있다. 아울러, 도 1의 회로 구성을 갖지 않는 픽셀 구조라 하더라도, 폴리실리콘과 액티브영역 간의 콘택이 필요한 픽셀 구조에서 본 발명의 콘택 구조 및 방법은 적용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 이미지센서는 베리드(buried) 콘택 또는/및 버팅(butting) 콘택을 사용하여 픽셀 내의 콘택영역이 차지하는 면적을 줄일 수 있다. 즉, 새로운 콘택 구조를 사용하여 픽셀 사이즈를 안정적으로 줄여, 종래의 콘택이 차지하던 면적을 일부는 픽셀의 전체 면적을 줄이고 일부는 필-팩터를 확보하는데에 나누어 활용함으로서, 픽셀 사이즈 감소에 따른 한계를 극복하는 효과를 구현한다.

Claims (21)

  1. 픽셀 내에 상호 전기적으로 연결이 필요한 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서,
    상기 폴리실리콘막이 상기 액티브 영역 상부에 일부 오버랩되도록 확장되어, 상기 폴리실리콘막이 상기 액티브영역와 베리드(buried) 콘택된 것을 특징으로 하는 이미지센서의 픽셀.
  2. 제1항에 있어서,
    상기 폴리실리콘막과 상기 액티브영역의 베리드 콘택은,
    상기 액티브영역;
    상기 액티브영역 상에 형성되며 이온주입에 의해 절연파괴된 산화막;
    상기 절연파괴된 산화막 상에 형성된 상기 폴리실리콘막으로 구성되는 것을 특징으로 하는 이미지센서의 픽셀.
  3. 제1항에 있어서,
    상기 폴리실리콘막과 상기 액티브영역의 베리드 콘택은,
    상기 액티브영역;
    상기 액티브영역을 오픈시키는 산화막; 및
    상기 오픈영역의 상기 액티브영역 상에 형성된 상기 폴리실리콘막으로 이루어지는 것을 특징으로 하는 이미지센서의 픽셀.
  4. 제1항 내지 제3항중 어느한 항에 있어서,
    상기 액티브영역은 플로팅확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  5. 제1항 내지 제3항중 어느한 항에 있어서,
    상기 액티브영역은 리셋트랜지스터의 드레인확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  6. 제1항 내지 제3항중 어느한 항에 있어서,
    상기 액티브영역은 저농도 확산영역 및 고농도 확산영역으로 이루어지는 것을 특징으로 하는 이미지센서의 픽셀.
  7. 픽셀 내에 상호 연결되는 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서,
    상기 폴리실리콘막이 상기 액티브 영역 상부에 일부 오버랩되도록 확장되어, 상기 폴리실리콘막이 상기 액티브영역와 버팅(butting) 콘택된 것을 특징으로 하는 이미지센서의 픽셀.
  8. 제7항에 있어서,
    상기 폴리실리콘막과 상기 액티브 영역의 버팅 콘택은,
    상기 액티브영역;
    상기 액티브영역 상부에 일부 오버랩되도록 확장되어 형성된 상기 폴리실리콘막;
    상기 확장된 부분의 폴리실리콘막과 상기 액티브영역의 일부를 노출시키는 콘택홀;
    상기 콘택홀 내에 매립된 금속으로 구성되는 것을 특징으로 하는 이미지센서의 픽셀.
  9. 제7항 또는 제8항에 있어서,
    상기 액티브영역은 플로팅확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  10. 제7항 또는 제8항에 있어서,
    상기 액티브영역은 리셋트랜지스터의 드레인확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  11. 제7항 또는 제8항에 있어서,
    상기 액티브영역은 저농도 확산영역 및 고농도 확산영역으로 이루어지는 것을 특징으로 하는 이미지센서의 픽셀.
  12. 픽셀 내에 전기적으로 상호 연결되는 폴리실리콘과 액티브영역을 갖는 이미지센서에 있어서,
    상기 액티브영역;
    상기 액티브 영역 상부에 일부 오버랩되도록 확장되어 형성되며, 상기 액티브영역의 일부가 노출되도록 제1오픈부를 갖는 상기 폴리실리콘막;
    상기 폴리실리콘막이 형성된 기판 전체구조 상에 형성되며, 제2오픈부 - 상기 제2오픈부는 제1오픈부와 오버랩되면서 상기 제1오픈부보다 넓은 폭을 갖음 - 를 갖는 절연막;
    상기 제1 및 제2 오픈부 내에 매립된 금속
    을 포함하는 이미지센서의 픽셀.
  13. 제12항에 있어서,
    상기 액티브영역은 플로팅확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  14. 제12항에 있어서,
    상기 액티브영역은 리셋트랜지스터의 드레인확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀.
  15. 제12항에 있어서,
    상기 액티브영역은 저농도 확산영역 및 고농도 확산영역으로 이루어지는 것 을 특징으로 하는 이미지센서의 픽셀.
  16. 기판에 액티브영역을 정의하는 단계;
    상기 액티브영역의 기판 내에 저농도 확산영역을 형성하는 단계;
    상기 저농도확산영역이 형성된 결과물 상에 게이트산화막과 제1폴리실리콘막을 적층하는 단계;
    베리드 콘택 마스크패턴을 사용한 이온주입으로 콘택영역의 상기 게이트산화막을 절연 파괴하는 단계;
    상기 제1폴리실리콘막 상에 원하는 게이트 두께가 되도록 제2폴리실리콘막을 형성하는 단계; 및
    게이트 마스크 및 식각공정으로 상기 제1 및 제2 폴리실리콘막을 패터닝하는 단계; 및
    상기 액티브영역의 기판 내에 고농도 확산영역을 형성하는 단계
    를 포함하는 이미지센서의 픽셀 제조 방법.
  17. 기판에 액티브영역을 정의하는 단계;
    상기 액티브영역의 기판 내에 저농도 확산영역을 형성하는 단계;
    상기 저농도확산영역이 형성된 결과물 상에 게이트산화막과 폴리실리콘막을 적층하는 단계;
    베리드 콘택 마스크패턴을 사용하여 상기 폴리실리콘막을 선택적으로 일부두께 식각하는 단계;
    상기 베리드 콘택 마스크패턴을 사용한 이온주입으로 콘택영역의 상기 게이트산화막을 절연 파괴하는 단계;
    게이트 마스크 및 식각공정으로 상기 폴리실리콘막을 패터닝하는 단계; 및
    상기 액티브영역의 기판 내에 고농도 확산영역을 형성하는 단계
    를 포함하는 이미지센서의 픽셀 제조 방법.
  18. 기판에 액티브영역을 정의하는 단계;
    상기 액티브영역의 기판 내에 저농도 확산영역을 형성하는 단계;
    상기 저농도 확산영역이 형성된 결과물 상에 게이트산화막과 제1폴리실리콘막을 적층하는 단계;
    베리드 콘택 마스크패턴을 사용하여 상기 제1폴리실리콘막과 상기 게이트산화막을 식각하여 상기 저농도 확산영역의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 결과물의 전면에 제2폴리실리콘막을 형성하는 단계;
    게이트 마스크 및 식각공정으로 상기 제1 및 제2 폴리실리콘막을 패터닝하는 단계; 및
    상기 액티브영역의 기판 내에 고농도 확산영역을 형성하는 단계
    를 포함하는 이미지센서의 픽셀 제조 방법.
  19. 기판에 액티브영역을 정의하는 단계;
    상기 액티브영역의 기판 내에 저농도 확산영역을 형성하는 단계;
    상기 저농도 확산영역이 형성된 결과물 상에 게이트산화막과 폴리실리콘막을 적층하는 단계;
    상기 폴리실리콘막을 선택적으로 식각하여 상기 저농도확산영역에 일부 오버랩되도록 폴리실리콘 패턴을 형성하는 단계;
    상기 액티브영역 내에 고농도확산영역을 형성하는 단계;
    절연막을 증착하고 상기 폴리실리콘막 패턴의 에지 부분 및 상기 저농도확산영역이 함께 오픈되도록 상기 절연막을 선택적으로 식각하여 버팅 콘택홀을 형성한하는 단계; 및
    상기 버팅 콘택홀 내에 금속을 형성하는 단계
    를 포함하는 이미지센서의 픽셀 제조 방법.
  20. 제16항 내지 제19항 중 어느한 항에 있어서,
    상기 저농도확산영역 및 상기 고농도확산영역은 플로팅확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀 제조 방법.
  21. 제16 내지 제19항 중 어느한 항에 있어서,
    상기 저농도확산영역 및 상기 고농도확산영역은 리셋트랜지스터의 드레인확산영역이고, 상기 폴리실리콘막은 드라이브 트랜지스터의 게이트 폴리실리콘인 것을 특징으로 하는 이미지센서의 픽셀 제조 방법.
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