KR20040059429A - 시모스 이미지센서의 제조방법 - Google Patents
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Abstract
본 발명은 시모스 이미지센서 및 그 제조방법에 관한 것으로 특히, 채널스톱 이온주입공정 대신에 인시츄 도핑된 폴리실리콘을 소자분리막 제조공정에 도입하여, 종래에 문제시되던 채널링현상을 억제하고 공정단순화와 함께 누화현상과 암전류 특성을 향상시킨 발명이다. 이를 위한 본 발명은, 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층; 상기 에피층의 일정영역에 형성된 트렌치; 상기 트렌치의 표면을 따라 형성된 도핑된 폴리실리콘층; 상기 도핑된 폴리실리콘층 상에 형성되어 상기 트렌치를 매립하는 소자분리막; 상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및 일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어진다.
Description
본 발명은 시모스 이미지센서의 제조방법에 관한 것으로 특히, 채널스톱 이온주입영역 대신에 도핑된 폴리실리콘을 소자분리막에 형성하여 공정을 단순화하고 채널링현상을 억제한 시모스 이미지센서의 제조방법에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.
도1a는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(100)와, 포토다이오드(100)에서 모아진 광전하를 플로팅확산영역(102)으로 운송하기 위한 트랜스퍼 트랜지스터(101)와, 원하는 값으로 플로팅확산영역(Floating Diffusion : FD)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(102)를 리셋시키기 위한 리셋 트랜지스터 (103)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(104), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(105)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터(106)가 형성되어 있다.
도1b 내지 도1c는 시모스 이미지센서의 제조공정 중에서 소자분리막과 채널스톱 이온주입영역을 형성하는 공정을 도시한 공정단면도서 이를 참조하여 종래기술을 설명한다.
종래기술에 따른 시모스 이미지센서의 트렌치 소자분리막과 채널스틉 이온주입영역을 형성하는 공정은 먼저, 도1b에 도시된 바와같이 고농도의 기판(11) 상에 저농도의 에피층(12)을 형성한다. 다음으로, 에피층(12) 상에 버퍼산화막(13)과 질화막(14)을 차례로 적층하여 형성하고, 트렌치 구조를 형성하기 위한 제 1 마스크(15)를 질화막 상에 형성한다.
제 1 마스크(15)는 트렌치 구조를 형성하기 위해, 질화막(14)의 일정영역을 노출시키도록 패터닝 되는데, 이와같은 제 1 마스크의 폭(d)은 이미지센서가 점점 더 미세화되어감에 따라 점차 미세화되어 가고 있다.
예를 들면, 단위화소의 크기가 4 ×4 ㎛2 이하이며, 회로의 최소선폭이 0.18㎛ 이하인 미세 시모스 이미지센서의 경우에는 이와같은 제 1 마스크는 약 0.25㎛ 정도의 폭을 갖으며 이와같은 제 1 마스크를 패터닝하기 위해서는 고가의 스캐너(scanner)가 사용되어야 하며, 종래에 사용되던 스텝퍼(stepper)로는 이러한 미세 폭을 패터닝하지 못한다. 좀더 상세하게는 회로의 최소선폭이 0.25㎛ 이하인 소자에서는 스캐너를 이용하여야 하며, 회로의 최소선폭이 0.35㎛ 이상인 소자에서는 스텝퍼를 사용한다.
이와같이 고가의 스캐너를 이용하여 제 1 마스크(15)를 패터닝한 이후에, 제 1 마스크를 이용하여 상기 질화막(14)과 버퍼산화막(13)을 차례로 제거하여 에피층(12)의 표면을 일정부분 노출시킨다.
다음으로 질화막(14) 또는 제 1 마스크(15)를 식각배리어로 이용하여 에피층(12)을 일정깊이 식각하여 소자분리막이 형성될 트렌치 구조를 형성한다. 트렌치 구조의 깊이는 3500Å 정도로 한다. 이어서 제 1 마스크(15)는 제거한다.
다음으로 도1c에 도시된 바와같이 질화막(14)과 버퍼산화막(13)을 이온주입마스크로 사용하여, 트렌치 구조의 측벽 및 저면에 채널스톱 이온주입영역(16)을 형성하기 위한 p형 이온주입공정을 진행한다. 통상적으로는 보론을 이용하여 채널스톱 이온주입영역(16)을 형성하는데, 도즈량은 3.0 ×1012∼ 4.0 ×1012이며, 소정의 경사각(tilt angle)과 회전공정(rotation scheme)을 수반하여 진행된다.
여기서 채널스톱 이온주입영역은 공핍형 트랜지스터가 형성되는 영역에서만 형성되며, 도1c에는 도시되어 있지 않지만, 이를 위한 또 다른 마스크가 필요하다. 즉, 공핍형 트랜지스터가 형성될 영역만을 노출시키고 나머지 영역은 덮는 또 다른 마스크(채널스톱 마스크라 한다.)가 필요하며, 이와같은 채널스톱 마스크는 후속공정에서 제거된다.
시모스 이미지센서에서 공핍형 트랜지스터는 트랜스터 트랜지스터와 리셋 트랜지스터가 공핍형 트랜지스터이며 나머지 트랜지스터는 피모스 트랜지스터 이거나 또는 일반 엔모스 트랜지스터이다.
채널스톱 이온주입영역(16)은 시모스 이미지센서의 암전류 특성과 공핍형 트랜지스터의 브레이크다운 전압특성과 오프스테이트 누설전류 특성을 향상시켜주기 위해 형성되는데, 종래에는 이와같은 채널스톱 이온주입공정에 사용된 p형 이온들이 질화막(14)과 버퍼산화막(13)을 뚫고 들어와, 활성영역에 이온주입영역(17)이 형성되는 채널링(channelling) 현상이 발생하는 문제가 있었다.
즉, 채널스톱 이온주입영역은 결정결함이 많은 소자분리막의 엣지부분을 감싸주어 암전류를 감소시키고 또한, 공핍형 엔모스 트랜지스터 (depletion mode NMOS transistor)의 브레이크다운(breakdown) 전압특성과 오프스테이트(off state) 누설전류 특성을 향상시키기 위해 형성된다.
이와같은 채널스톱 이온주입공정시에 이온주입에너지를 증가시키게 되면, 브레이크다운 전압특성과 오프스테이트 누설전류 특성이 향상되는 장점이 있는 반면에, 이온주입에너지가 일정이상(약, 35KeV 이상)이면 전술한 바와같은 채널링 현상이 발생하는 단점이 있었다.
이와같은 채널링 현상은 단위화소를 구성하는 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 특성을 변화시키는 단점으로 작용하였다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 채널스톱 이온주입영역 대신에 도핑된 폴리실리콘을 소자분리막에 적용하여 공정을 단순화하고, 또한 고가의 포토장비 대신에 저가의 포토장비를 사용할 수 있어 제조비가 절감된 시모스 이미지센서의 제조방법을 제공함을 목적으로 한다.
도1a는 4개의 트랜지스터와 포토다이오드로 구성된 시모스 이미지센서의 단위화소를 도시한 회로도,
도1b 내지 도1c는 종래기술에 따른 시모스 이미지센서에서 트렌치 소자분리막과 채널스톱 이온주입영역을 형성하는 공정을 도시한 공정단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 도시한 공정단면도.
도3a 내지 도3b는 본 발명의 다른 실시예에 의한 시모스 이미지센서의 소자분리막의 단면을 도시한 단면도.
도4는 본 발명에 따른 커넥션 윈도우를 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
21 : p형 기판 22 : p형 에피층
23 : 버퍼산화막 24 : 질화막
25 : 제 1 마스크 26 : 도핑된 폴리실리콘
27 : HDP 산화막
30 : 게이트전극
31 : 포토다이오드용 n형 이온주입영역
32 : 스페이서
33 : 포토다이오드용 p형 이온주입영역
34 : 플로팅확산영역
35 : 채널스톱 이온주입영역
36 : 제 2 마스크
상기한 목적을 달성하기 위한 본 발명은, 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층; 상기 에피층의 일정영역에 형성된 트렌치; 상기 트렌치의 표면을 따라 형성된 도핑된 폴리실리콘층; 상기 도핑된 폴리실리콘층 상에 형성되어 상기 트렌치를 매립하는 소자분리막; 상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및 일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어진다.
또한 본 발명은, 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계; 상기 에피층의 일정영역내에 제 1 폭을 갖는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 전체 구조상에 폴리실리콘을 증착하고 상기 폴리실리콘을 인-시츄 도핑하는 단계; 상기 폴리실리콘 상에 절연막을 형성하여 상기 트렌치를 매립하는 단계; 평탄화공정과 화학기계연마를 수행하여 소자분리막 형성을 완료하는 단계; 상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및 상기 게이트전극과 상기 트렌치의 측벽에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어진다.
본 발명은 트렌치구조의 소자분리막 형성시에 종래에 사용되던 채널스틉 이온주입공정 대신에 인-시츄 공정으로 보론이 도핑된 폴리실리콘을 사용함으로써 종래에 문제시 되었던 채널링 현상을 억제함과 동시에 공정을 단순화시킨 시모스 이미지센서의 제조방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 도시한 공정단면도로서 이를 참조하여 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 설명한다.
먼저, 도2a를 참조하면, 상대적으로 고농도의 기판(21) 상에 저농도의 에피층(22)을 형성한다. 이와같이 고농도의 p형 기판(21) 상에 저농도의 p형 에피층(22)을 사용하는 이유는 첫째, 저농도의 p 에피층이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있기 때문이며 둘째, p형 에피층(22)의 하부에 고농도의 p+기판(21)을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있기 때문이다.
다음으로 p형 에피층(22) 상에 버퍼산화막(23)과 질화막(24)을 적층하여 형성하고, 질화막(24)의 일정영역을 노출시키는 제 1 마스크(25)를 질화막 상에 형성하는데, 제 1 마스크(25)의 폭은 종래에 사용되던 마스크의 폭(d = 0.25㎛)보다 △α만큼 증가시킨다.
본 발명의 일실시예에서는 종래에 사용되던 마스크의 폭(d)보다 넓은 폭(d ＋ △α)을 갖는 제 1 마스크(25)를 사용하므로, 고가의 스캐너 대신에 스텝퍼를 사용하여도 제 1 마스크(25)를 패터닝할 수 있으며, 따라서 제조비가 절감되는 장점이 있다. 본 발명의 일실시예에서 △α는 0.15 ∼ 0.25㎛ 정도로 한다.
다음으로 제 1 마스크(25)를 이용하여 질화막(24)과 버퍼산화막(23)을 차례로 식각하여 에피층(22)의 표면을 노출시킨다. 이후에 제 1 마스크(25)를 제거하고, 질화막을 식각배리어로 하여 에피층을 일정깊이 제거하여 도2b에 도시된 바와같은 트렌치 구조를 형성한다. 트렌치 구조의 깊이는 3500Å ＋ △α/ 2 로 한다. 여기서, 3500Å은 종래에 사용되던 트렌치 구조의 깊이이다.
다음으로 도2c에 도시된 바와같이 폴리실리콘(26)을 전체 구조상에 증착하고 인시츄(in-situ) 공정으로 보론을 도핑한다. 증착되는 폴리실리콘의 두께는 △α/ 2 로 하며, △α가 0.15 ∼ 0.25㎛ 이므로, 폴리실리콘의 두께는 750 내지 1250Å이 된다.
본 발명의 일실시예에서는 종래에 사용되던 채널스톱 이온주입영역 대신에 도핑된 폴리실리콘(26)이 사용되므로, 폴리실리콘에 도핑되는 보론의 농도는 3.0 ×1012∼ 4.0 ×1012정도로 하는데, 이는 종래의 채널스톱 이온주입공정시의 도즈량과 같다.
종래에는 채널스톱 이온주입영역을 형성하기 위해 채널스톱 마스크 형성공정, 이온주입공정 및 채널스톱 마스크 제거공정의 총 3 스텝의 공정이 필요하였으나, 본 발명의 일실시예와 같이 도핑된 폴리실리콘을 사용하는 경우에는 이와같은 3 스텝을 스킵할 수 있어 공정이 단순화되며 제조비가 절감되는 장점이 있다. 또한 본 발명의 일실시예를 시모스 이미지센서에 적용하면 안정적인 커넥션 윈도우(connection window) 형성에 유리한 장점이 있는데, 이에 대해서는 도4를 참조하여 후술한다.
다음으로 도2d에 도시된 바와같이 트렌치 구조를 HDP(High Density Plasma) 산화막(27)으로 매립한다. HDP 산화막은 단차피복성이 매우 우수한 장점이 있는 반면에 평탄화 특성은 좋지 못하므로 HDP 산화막을 증착한 후에 평탄화 공정이 후속으로 수행된다. HDP 산화막에 대한 평탄화 공정은 넓은 활성영역 상에 존재하는 HDP 산화막을 적절한 마스크를 이용하여 제거하는 공정이다.
이와같은 평탄화공정 이후에 남아있는 HDP 산화막(27)에 대한 화학기계연마를 수행하는데, 폴리실리콘(26)을 식각정지막으로 이용하여 폴리실리콘(26)의 표면이 노출될때까지 화학기계연마를 수행한다. 이후에 폴리실리콘(26)에 대한 화학기계연마를 수행하는데, 이때는 질화막(24)을 식각정지막으로 이용하여 질화막의 표면이 노출될때 까지 화학기계연마를 수행한다. 이와같은 화학기계연마가 수행된 후의 모습을 도2e에 도시하였다.
다음으로 도2e에 도시된 질화막(24)을 제거한 후에, 폴리실리콘(26)과 산화막(27)을 모두 식각할 수 있는 식각조건을 이용하여 화학기계연마를 수행하면, 소자분리막 형성공정이 완료된다.
도2f는 이와같은 소자분리막 형성공정이 완료된 이후에, 트랜스퍼 트랜지스터의 게이트전극(30)과 포토다이오드용 도핑영역(31, 33) 및 플로팅확산영역(34)이 형성된 모습을 보인 단면도이다.
이를 참조하면, 트랜스퍼 트랜지스터의 게이트전극(30)과 도핑된 폴리실리콘(26) 사이에 정렬되어 포토다이오드용 n형 이온주입영역(31)이 에피층(22) 내부에 형성되어 있으며, 상기 n형 이온주입영역(31)과 에피층의 표면 사이에 포토다이오드용 p형 이온주입영역(33)이 형성되어 있다.
소자분리막의 엣지부분에는 암전류를 유발하는 전자함정이 많이 존재하고 있는데, 본 발명의 일실시예에서는 도핑된 폴리실리콘(26)을 소자분리막에 적용하여 이와같은 엣지부분을 감싸주고 있으므로, 암전류 특성을 향상시킬 수 있다.
도3a 내지 도3b는 본 발명의 다른 실시예를 도시한 도면으로 이를 참조하여 본 발명이 다른 실시예를 설명한다. 본 발명의 다른 실시예는 채널스톱 이온주입영역과 도핑된 폴리실리콘을 함께 소자분리막에 적용하여 누화현상(cross talk)도 또한 감소시킨 것이다.
도3a를 참조하면, 본 발명의 일실시예에서와 같이 도핑된 폴리실리콘(26)이 소자분리막에 적용되어, 산화막(27)의 주위를 감싸면서 형성되는데, 또한 보론 이온주입영역(35)이 산화막의 아래쪽에서 기판쪽으로 좁고 깊게 형성되어 있다.
이는 인접한 단위화소간의 누화현상을 감소시키기 위한 것으로, 이와같이 보론을 이용한 채널스톱 이온주입영역(35)을 산화막(27)의 저면에서 기판방향으로 좁고 깊게 형성시켜주면, 에피층의 하단을 통해 인접한 단위화소로 침투할 수 있는 신호를 차단할 수 있어 누화현상을 감소시킬 수 있는 장점이 있다.
도3b는 이와같은 채널스톱 이온주입영역(35)을 형성하는 방법을 도시한 도면으로, 이를 참조하여 설명한다.
먼저, 버퍼산화막(23)과 질화막(24)을 이용하여 트렌치 구조를 식각하는 공정과 전체구조상에 폴리실리콘(26)을 증착하고 폴리실리콘(26)에 보론을 도핑하기 까지의 공정의 본 발명의 일실시예와 동일하다.
다음으로 감광막을 이용하여 트렌치 구조의 밑면의 좁은 부분을 노출시키는 제 2 마스크(36)를 형성한다. 본 발명의 다른 실시예에서는 채널스톱 이온주입영역(35)을 기판 아래쪽을 깊게 형성하여야 하므로, 높은 이온주입에너지가 사용되는데, 이러한 고에너지 이온주입공정은 기판을 손상시킬 수도 있으므로, 이를 방지하기 위하여 제 2 마스크(36)를 형성한다.
다음으로 제 2 마스크(36)를 이온주입마스크로 이용하여 보론 이온주입공정을 진행하면, 기판아래쪽 방향으로 좁고 깊은 채널스톱 이온주입영역(35)이 형성된다. 도3a 내지 도3b에는 도시되어 있지 않지만, 기판 아래쪽을 좁고 깊게 형성된 채널스톱 이온주입영역을 형성하기 위한 이온주입공정은, 트렌치 구조 식각 직후에 수행될 수 도 있다.
본 발명의 일 실시예와 본 발명의 다른 실시예에서와 같이 소자분리막의 측면을 도핑된 폴리실리콘으로 감싸주게 되면, 안정적인 커넥션 윈도우(connectionwindow)를 용이하게 형성할 수 있는데, 이를 도4를 참조하여 설명한다.
도4를 참조하면, 포토다이오드를 구성하는 최상부층은 p형 이온주입영역(33)이며, 상기 p형 이온주입영역(33)은 p형 에피층(22)과 전기적으로 연결되어 있어야 한다. 이와같이 p형 이온주입영역(33)과 p형 에피층(22)을 전기적으로 연결하는 영역을 커넥션 윈도우라 하며, 이는 포토다이오드의 특성향상을 위한 것이다.
종래기술에서는, 소자분리막을 감싸는 p형 채널스톱 이온주입영역을 이용하여 p형 에피층, p형 채널스톱 이온주입영역, 포토다이오드용 p형 이온주입영역으로 이어지는 커넥션 윈도우를 형성하였는데, 다음과 같은 이유때문에 커넥션 윈도우 형성이 용이하지 않았다.
즉, 종래기술에서는 포토다이오드용 n형 이온주입영역이 채널스톱 이온주입영역과 접하고 있기 때문에, 이들 포토다이오드용 n형 이온들의 측면확산 때문에 커넥션 윈도우 형성이 용이하지 않았다.
도4에 도시된 본 발명에서는, 종래에 사용되던 채널스톱 이온주입영역 대신에 p형으로 도핑된 폴리실리콘(26)이 소자분리막을 감싸고 있기 때문에, p형 에피층(22), 도핑된 폴리실리콘(26), p형 이온주입영역(33)으로 이어지는 커넥션 윈도우(A) 형성히 용이한 장점이 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 시모스 이미지센서에 적용하면 저가의 스텝퍼를 이용하여 미세한 트렌치구조를 형성할 수 있으며, 채널스톱 이온주입영역을 형성하는 공정을 생략할 수 있어 제조비가 감소하는 장점이 있으며 또한, 채널링현상을 방지할 수 있어 공정 여유도가 증가하는 장점이 있다. 그리고 안정적인 커넥션 윈도우를 형성할 수 있는 장점이 있다.
Claims (9)
- 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층;상기 에피층의 일정영역에 형성된 트렌치;상기 트렌치의 표면을 따라 형성된 도핑된 폴리실리콘층;상기 도핑된 폴리실리콘층 상에 형성되어 상기 트렌치를 매립하는 소자분리막;상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어지는 시모스 이미지센서.
- 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층;상기 에피층의 일정영역에 형성된 트렌치;상기 트렌치의 표면을 따라 형성된 도핑된 폴리실리콘층;상기 트렌치의 저면에서 기판 아래쪽 방향으로 깊게 형성된 채널스톱 이온주입영역;상기 도핑된 폴리실리콘층 상에 형성되어 상기 트렌치를 매립하는 소자분리막;상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어지는 시모스 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치의 폭은 0.4 ∼ 0.5㎛ 이며, 상기 도핑된 폴리실리콘 층은 750 내지 1250Å의 두께를 갖는 것을 특징으로 하는 시모스 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 폴리실리콘 층은 보론으로 도핑된 것을 특징으로 하는 시모스 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치를 매립하는 소자분리막은 HDP 산화막인 것을 특징으로 하는 시모스 이미지센서.
- 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계;상기 에피층의 일정영역내에 제 1 폭을 갖는 트렌치를 형성하는 단계;상기 트렌치를 포함하는 전체 구조상에 폴리실리콘을 증착하고 상기 폴리실리콘을 인-시츄 도핑하는 단계;상기 폴리실리콘 상에 절연막을 형성하여 상기 트렌치를 매립하는 단계;평탄화공정과 화학기계연마를 수행하여 소자분리막 형성을 완료하는 단계;상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및상기 게이트전극과 상기 트렌치의 측벽에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어지는 시모스 이미지센서의 제조방법.
- 제 6 항에 있어서,상기 트렌치를 형성하는 사진공정에서 스텝퍼가 사용되는 것을 특징으로 하는 시모스 이미지센서의 제조방법.
- 제 6 항에 있어서,상기 폴리실리콘은 750 내지 1250Å의 두께를 갖게 형성되며, 도핑되는 보론의 농도는 3.0 ×1012∼ 4.0 ×1012인 것을 특징으로 하는 시모스 이미지센서의 제조방법.
- 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계;상기 에피층 상에 버퍼산화막과 질화막을 적층형성하고, 상기 질화막상에 일정폭을 갖는 제 1 마스크를 패터닝하는 단계;상기 제 1 마스크와 질화막을 이용하여 상기 에피층을 일정깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함하는 질화막 상에 폴리실리콘층을 증착하고 상기 폴리실리콘층을 인-시츄 도핑하는 단계;상기 폴리실리콘 상에 HDP 산화막을 형성하여 상기 트렌치를 매립하는 단계;상기 HDP 산화막에 대한 평탄화공정을 수행하는 단계;상기 폴리실리콘층과 상기 HDP 산화막에 대한 화학기계연마를 수행한 후, 상기 질화막을 제거하여 소자분리막 형성을 완료하는 단계;상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및상기 게이트전극과 상기 트렌치의 측벽에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어지는 시모스 이미지센서의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748342B1 (ko) * | 2005-09-14 | 2007-08-09 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조방법 |
| KR100761829B1 (ko) * | 2005-12-15 | 2007-09-28 | 삼성전자주식회사 | 반도체 소자, 시모스 이미지 센서, 반도체 소자의 제조방법및 시모스 이미지 센서의 제조방법 |
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2002
- 2002-12-30 KR KR1020020086176A patent/KR20040059429A/ko not_active Application Discontinuation
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