KR100535920B1 - 시모스 이미지 센서의 제조방법 - Google Patents
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Abstract
본 발명은 포토다이오드 영역과 필드 영역 사이의 경계면에서의 암전류를 저감시킬 수 있는 CMOS 이미지 센서의 제조방법에 관한 것으로서,
본 발명에 따른 CMOS 이미지 센서의 제조방법은 소자분리막에 의해 정의되는 반도체 기판의 액티브 영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 및 소자분리막에 의해 정의되는 포토다이오드 영역의 기판 내부에 저농도의 제 1 도전형 불순물 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 절연층을 형성하는 단계;와, 상기 절연층을 상기 소자분리막과 상기 소자분리막에 인접한 포토다이오드 영역의 소정부위가 노출되도록 선택적으로 패터닝하여 제거하는 단계;와, 상기 절연층 상에 상기 포토다이오드 영역을 노출시키도록 감광막 패턴을 형성하는 단계; 및 상기 기판 전면 상에 중농도의 제 2 도전형 불순물 이온을 주입하여 상기 포토다이오드 영역의 기판 내부에 중농도의 제 2 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 CMOS 이미지 센서의 제조방법에 관한 것으로서, 보다 상세하게는 포토다이오드 영역과 필드 영역 사이의 경계면에서의 암전류를 저감시킬 수 있는 CMOS 이미지 센서의 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS) 이미지 센서로 구분된다. 상기 전하결합소자(CCD)는 각각의 MOS 캐패시터가 서로 매우 근접한 상태에서 전하 캐리어가 캐패시터에 저장 및 이송되는 소자이며, CMOS 이미지 센서는 제어 회로 및 신호 처리 회로를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
상기 전하결합소자(CCD)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많기 때문에 신호 처리 회로를 CCD 칩 내에 구현할 수 없는 등의 단점이 있는바, 최근 이러한 단점을 극복하기 위하여 서브 마이크론 CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
상기 CMOS 이미지 센서는 단위 화소 내에 포토다이오드와 모스(MOS) 트랜지스터를 형성시켜 스위칭 방식으로 신호를 검출함으로써 이미지를 구현하게 되는데, 상술한 바와 같이 CMOS 제조 기술을 이용하므로 전력 소모가 작으며 마스크의 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하다. 이에 따라, 신호 처리 회로를 단일 칩 내에 집적할 수 있어 제품의 소형화를 통해 다양한 응용이 가능하다.
CMOS 이미지 센서의 구성을 설명하면 다음과 같다. 도 1 및 도 2는 일반적인 CMOS 이미지 센서의 단위화소 구조를 개략적으로 나타낸 회로도 및 레이아웃이다. 참고로, CMOS 이미지 센서를 구성하는 트랜지스터의 개수는 3개 이상의 다양한 형태이나 설명의 편의상 4개의 트랜지스터로 구성되는 CMOS 이미지 센서를 중심으로 기술하기로 한다.
도 1 및 도 2에 도시한 바와 같이, CMOS 이미지 센서의 단위 화소(100)는 광감지 수단인 포토다이오드(PD)(110)와 4개의 트랜지스터로 구성된다. 4개의 트랜지스터 중 트랜스퍼 트랜지스터(Tx)(120)는 포토다이오드에서 생성된 광전하를 플로팅 확산 영역으로 운송하는 역할을 하고, 리셋 트랜지스터(Rx)(130)는 신호 검출을 위해 상기 플로팅 확산 영역에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브 트랜지스터(Dx)(140)는 소스 팔로워(source follower)의 역할을 수행하며, 셀렉트 트랜지스터(Sx)(150)는 스위칭 및 어드레싱(addressing)을 위한 것이다. 도면에서, Cf는 플로팅 확산 영역이 갖는 캐패시턴스를, Cp는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 도 2에서 굵은 실선은 액티브 영역을 정의한다.
이와 구성되는 CMOS 이미지 센서 단위 화소의 제조 공정을 살펴보면 다음과 같다. 도 3a 내지 3c는 도 2의 A-A`선에 따른 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 등을 이용하여 소자분리막(121) 형성이 완료된 p형 반도체 기판(p++-sub)(101) 상에 게이트 절연막(122) 및 게이트 전극(123)을 순차적으로 형성한다. 여기서, 상기 p형 기판 내에 p형 에피층(p--epi)이 미리 형성될 수 있다. 이어, 상기 기판 전면 상에 감광막을 도포한 다음, 포토리소그래피 공정을 이용하여 게이트 전극(123) 일측의 드레인 영역에 LDD 구조를 위한 저농도 불순물 영역을 정의하는 감광막 패턴(124)을 형성한다. 이 때, 상기 감광막 패턴(124)은 상기 게이트 전극을 노출시키지 않는다.
이와 같은 상태에서, 기판 전면 상에 저농도의 불순물 이온 예를 들어, n형의 불순물 이온을 주입하여 상기 기판 내부에 LDD 구조를 위한 저농도 불순물 영역(LDD n-)을 형성한다.
이어, 도 3b에 도시한 바와 같이 상기 저농도 불순물 영역(LDD n-)을 노출시키지 않는 또 다른 감광막 패턴(125)을 형성하고 이를 이온주입 마스크로 이용하여 포토다이오드를 위한 저농도의 불순물 영역(n-)을 형성한다.
그런 다음, 도 3c에 도시한 바와 같이 상기 게이트 전극(123)의 측벽에 스페이서(126)를 형성하고, 상기 n형 불순물 영역(n-) 상에 p형 불순물 영역(po)을 형성하여 포토다이오드 형성 공정을 완료한다. 상기 (po) 영역은 포토다이오드 영역의 표면 근처에서 발생하는 암전류를 저감시키는 역할을 수행한다. 상기 포토다이오드가 완성된 상태에서, 고농도의 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(123)의 드레인 영역에 고농도의 불순물 영역(n+)을 형성하면 상기 도 2의 A-A`선에 따른 공정은 완료된다.
종래의 CMOS 이미지 센서 제조방법에 있어서, 전하 이동 특성을 향상시키기 위해, 포토다이오드의 일부분이 CMOS 이미지 센서의 리셋 트랜지스터의 소스(source) 역할을 할 수 있도록 상기 포토다이오드의 일부 영역에 LDD 이온(n-) 또는 소스/드레인 영역 형성용 불순물 이온(n+)을 주입하였다. 그러나, 이 경우 도 2의 A-A`선에 따른 공정을 참고하여 볼 때, 상기 불순물 이온이 액티브 영역은 물론 소자분리막(121) 즉, 필드 영역을 어느 정도 겹치도록 주입되기 때문에 상기 액티브 영역과 필드 영역의 경계면에 있어서 이온 주입에 의한 결함 등이 발생하게 된다(도 3b 참조).
이러한 이온 주입에 의한 결함은 전하 또는 정공 캐리어의 발생을 야기하고 상기 전하 및 정공의 재결합 장소를 제공하게 되며 포토다이오드의 누설 전류를 증가시키게 된다. 즉, 빛이 전혀 없는 상태에서 포토다이오드에서 플로팅 확산 영역으로 전자가 이동되는 현상인 암전류가 발생하게 된다. 상기 암전류는 주로 실리콘 표면 근저, 소자분리막과 po 의 경계, 소자분리막과 n- 의 경계 또는 po와 n-의 경계 및 p 영역, n- 영역에 분포하는 각종 결함들이나 댕글링 본드에서 비롯되며 CMOS 이미지 센서의 저조도(low illumination) 특성을 악화시킨다.
한편, 한국 공개특허번호 2001-61349호, 한국 공개특허번호 2001-61353호, 한국 공개특허번호 2003-52639호는 시모스 이미지 센서의 암전류를 저감시키기 위한 방법들을 개시하고 있지만, 소자분리막과 포토다이오드를 위한 액티브 영역 사이의 경계면에 불순물이 이온주입되는 것을 방지함으로써 암전류의 증가를 억제할 수 잇는 해결책을 제시하지 못하고 있다.
또한, "ACTIVE PIXEL HAVING REDUCED DARK CURRENT IN A CMOS IMAGE SENSOR"라는 발명의 명칭으로 개시된 미국 특허 6,462, 365호는 포토다이오드의 표면 상에 소자분리막과 트랜스퍼 게이트를 보호막으로서 형성시킴으로써 포토다이오드의 표면에서의 댕글링 본드에 의한 암전류의 증가를 억제시키는 방법을 개시하고 있다. 그러나, 이 방법도 소자분리막과 포토다이오드를 위한 액티브 영역 사이의 경계면에 불순물이 이온주입되는 것을 방지함으로써 암전류의 증가를 억제할 수 있는 해결책을 제시하지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 이미지 센서의 포토다이오드 영역과 필드 영역 사이의 경계면에서의 암전류를 저감시킬 수 있는 CMOS 이미지 센서의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 CMOS 이미지 센서의 제조방법은 소자분리막에 의해 정의되는 반도체 기판의 액티브 영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 및 소자분리막에 의해 정의되는 포토다이오드 영역의 기판 내부에 저농도의 제 1 도전형 불순물 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 절연층을 형성하는 단계;와, 상기 절연층을 상기 소자분리막과 상기 소자분리막에 인접한 포토다이오드 영역의 소정부위가 노출되도록 선택적으로 패터닝하여 제거하는 단계;와, 상기 절연층 상에 상기 포토다이오드 영역을 노출시키도록 감광막 패턴을 형성하는 단계; 및 상기 기판 전면 상에 중농도의 제 2 도전형 불순물 이온을 주입하여 상기 포토다이오드 영역의 기판 내부에 중농도의 제 2 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 중농도의 제 2 도전형 불순물 영역을 형성함에 있어, 상기 절연층이 선택적으로 제거된 상기 소자분리막과 상기 포토다이오드 영역의 경계면에 형성된 상기 제 2 도전형 불순물의 깊이가 상기 절연층이 형성되어 있는 상기 포토다이오드 영역의 그것보다 더 깊게 형성할 수 있다.
바람직하게는, 상기 소자분리막의 경계면에 형성된 상기 제 2 도전형 불순물 영역의 깊이는 상기 소자분리막의 깊이에 상응하도록 형성할 수 있다.
바람직하게는, 상기 절연층이 형성되어 있는 상기 포토다이오드 영역에서의 상기 제 2 도전형 불순물 영역의 폭은 상기 절연층이 형성되어 있는 상기 포토다이오드 영역의 기판 내부에 형성되는 상기 제 2 도전형 불순물 영역의 깊이에 상응하도록 형성할 수 있다.
바람직하게는, 상기 절연층에 의해 노출되는 포토다이오드 영역의 폭은 400∼600Å 정도로 할 수 있다.
바람직하게는, 상기 절연층은 SiH4막, 고밀도 플라즈마를 이용한 화학기상증착 방법으로 적층하는 USG(Undoped Silicate Glass)막 및 BPSG(Boro Phosphorous Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 중 어느 하나로 형성할 수 있다.
바람직하게는, 상기 절연층은 상기 소자분리막의 깊이보다 300∼500Å 정도 작은 두께로 형성할 수 있다.
바람직하게는, 상기 절연층은 2000∼3000Å 의 두께로 형성할 수 있다.
본 발명의 특징에 따르면, 포토다이오드 영역과 소자분리막 사이의 경계면에 포토다이오드의 (n-)영역과 반대되는 도전형의 (po) 영역을 형성함으로써 상기 (n-) 영역 형성시 상기 경계면에서 발생된 결함에 의해 유발되는 암전류를 방지할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 CMOS 이미지 센서의 제조방법을 상세히 설명하기로 한다. 도 4a 내지 4f는 본 발명에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이 반도체 기판(401), 예를 들어 p형 단결정 실리콘 기판(p++-sub.)의 액티브 영역 간의 전기적 절연을 위해 반도체 기판의 필드 영역에 소자분리막(402)을 예를 들어, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정에 의해 형성한다. 여기서, 상기 소자분리막(402)은 샐로우 트렌치 아이솔레이션 공정 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS, Local Oxidation of Silicon) 공정에 의해 형성하는 것도 가능하다. 한편, 상기 기판 내에 p형 에피층(p-epi.)이 미리 형성될 수 있다. 상기 p형 에피층(p-epi.)은 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다.
상기 소자분리막(402)의 형성이 완료되고 나면, 도 4b에 도시한 바와 같이 상기 반도체 기판(401)의 액티브 영역 상에 열산화 공정이나 저압 화학기상증착 공정을 이용하여 게이트 절연막 예를 들어, 산화막을 약 100Å 정도의 두께로 형성한다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 문턱 전압 조절용 이온을 반도체 기판의 표면 근처에 이온주입한다.
이어서, 상기 산화막 상에 저압 화학기상증착 공정을 이용하여 게이트 전극을 위한 도전층을 적층한다. 상기 도전층으로는 고농도의 다결정실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다. 이와 같은 상태에서, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 도전층 및 산화막을 선택적으로 패터닝하여 게이트 전극(404) 및 게이트 절연막(403)을 형성한다. 상기 도 4b에 도시된 게이트 전극(404)은 트랜스퍼 트랜지스터의 게이트 전극이다.
게이트 전극이 형성된 상태에서, 도 4c에 도시한 바와 같이 상기 게이트 전극(404)을 포함한 기판 전면 상에 감광막을 도포한 다음, 상기 감광막을 선택적으로 패터닝하여 포토다이오드 영역에 상응하는 액티브 영역의 기판을 노출시키는 이온주입마스크 즉, 감광막 패턴(405)을 형성한다. 그런 다음, 기판 전면 상에 저농도의 제 1 도전형 예를 들어, n형의 불순물 이온을 주입한다. n형의 불순물 이온이 주입됨에 따라 기판의 p형 에피층(p-epi.)과 더불어 pn 접합을 이루게 되어 포토다이오드를 형성한다. 여기서, 상기 저농도의 n형 불순물 이온이 주입되어 형성되는 저농도 제 1 도전형의 불순물 영역(n-)의 기판으로부터의 깊이는 상기 게이트 전극(404)의 높이보다는 크도록 한다. 상기 (n-)영역의 깊이가 게이트 전극(404)의 높이보다 크도록 설정하는 것은 전술한 바와 같이 이미지 센서의 감도를 높이기 위함이다.
포토다이오드의 형성이 완료되면, 도 4d에 도시한 바와 같이 상기 감광막 패턴을 제거하고, 재차 포토리소그래피 공정을 이용하여 게이트 전극(404) 일측의 드레인 영역을 노출시키는 소정의 감광막 패턴(도시하지 않음)을 형성한 다음, 기판 전면에 대하여 저농도의 제 1 도전형 예를 들어, n형의 불순물 이온을 주입한다. 이에 따라, 상기 게이트 전극(404) 일측의 드레인 영역에 LDD(Lightly Doped Drain) 구조를 위한 저농도의 제 1 도전형 불순물 영역(LDD n-)이 형성된다.
이와 같은 상태에서, 상기 게이트 전극(404)을 포함한 기판 전면 상에 절연층(406)을 적층한다. 상기 절연층(406)은 후속의 상기 절연층(406)을 대상으로 하는 이온 주입 공정시 소정량의 이온을 투과시킬 수 있는 물질로 형성되어야 한다. 그러한 물질로 SiH4막, 고밀도 플라즈마를 이용한 화학기상증착 방법으로 적층하는 USG(Undoped Silicate Glass)막 및 BPSG(Boro Phosphorous Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 등을 이용할 수 있다. 여기서, 상기 절연층(406)은 상기 소자분리막(402)의 높이보다 300∼500Å 정도 작은 두께로 형성하며 일 예로 2000∼3000Å 의 두께로 형성하는 것이 바람직하다.
이와 같은 상태에서, 도 4e에 도시한 바와 같이 상기 절연층(406)을 포토리소그래피 공정 및 식각 공정을 이용하여 선택적으로 패터닝한다. 상기 패터닝된 절연층(406a)은 상기 소자분리막(402)이 형성되어 있는 필드 영역의 기판 및 상기 소자분리막(402)과 접하는 포토다이오드 영역의 소정 부위의 기판을 노출시킨다. 이 때, 상기 패터닝된 절연층(406a)에 의해 노출되는 포토다이오드 영역의 폭(d1)은 400∼600Å 정도이다.
그런 다음, 도 4f에 도시한 바와 같이 패터닝된 절연층(406a)을 포함한 기판 전면 상에 감광막을 도포한 다음, 선택적으로 패터닝하여 상기 게이트 전극(404) 영역 및 드레인 영역의 절연층(406a)을 노출시키지 않도록 감광막 패턴을 형성한다. 이어, 상기 기판 전면 상에 중농도의 제 2 도전형 예를 들어, p형의 불순물 이온을 주입한다. p형의 불순물 이온으로 BF2 이온을 사용하는 경우 1E12∼13 ions/cm3 의 농도로 주입한다.
이에 따라, 상기 포토다이오드 영역의 기판 내부에 정확히는, 상기 절연층(406a)에 의해 노출된 포토다이오드 영역 및 상기 감광막 패턴에 의해 노출된 영역의 기판 내부에 중농도의 제 2 도전형 불순물 영역(po)이 형성된다.
이 때, 상기 절연층(406a)에 의해 노출된 포토다이오드 영역의 기판 내부에 형성되는 (po) 영역의 깊이(d3)는 상기 소자분리막(402)의 깊이에 상응하며, 상기 감광막 패턴에 의해 노출된 영역의 기판 내부에 형성되는 (po) 영역은 상부에 절연층(406a)이 형성됨으로 인해 그 깊이(d2)가 상기 절연층(406a)에 의해 노출된 영역보다 작게 되며, 바람직한 깊이는 상기 절연층(406a)에 의해 노출된 포토다이오드 영역의 폭(d1) 즉, 400∼600Å 에 상응한다.
한편, 상기 (po) 영역은 상기 포토다이오드 영역의 기판 표면에서 발생하는 암전류 및 포토다이오드 영역과 소자분리막(402) 사이의 경계면에서 발생하는 암전류를 저감시키는 역할을 수행한다.
보다 구체적으로 살펴보면, 상기 포토다이오드를 형성하기 위해 주입된 제 1 도전형의 불순물 이온들에 의해 포토다이오드 영역의 기판 표면 및 포토다이오드 영역과 소자분리막(402) 사이의 경계면에 결함이 발생하게 되는데, 이들 결함에 의해 전하 캐리어가 발생하게 되고, 발생된 전하 캐리어가 플로팅 확산 영역으로 이동하여 암전류를 유발하게 된다. 본 발명에 있어서, 포토다이오드 영역의 기판 내부 및 포토다이오드 영역과 소자분리막(402) 사이에 상기 포토다이오드의 (n-) 영역에 반대되는 도전형의 (po) 영역을 형성함으로써 전하, 정공이 쌍(Electron hole pair, EHP)을 이루도록 한다.
상기 포토다이오드 영역의 기판 내부에 중농도의 p형 불순물 영역을 형성하는 기술은 코닥社(Eastman Kodak Co., Ltd)에 의해 이미 제시된 바 있으나, 본 발명에서와 같이 포토다이오드 영역과 소자분리막(402) 사이의 경계면에서의 암전류를 방지하기 위해 해당 부위에 소자분리막(402)의 깊이에 상응하는 영역을 갖는 중농도의 p형 불순물 영역(po)을 형성하는 기술은 제시된 바 없다.
한편, 상기 (po) 영역을 형성함에 있어서 절연층(406a)을 형성하고 상기 절연층(406a) 상에 소정의 감광막 패턴을 형성하여 상기 감광막 패턴을 이온 주입 마스크로 활용함에 따라, 스페이서의 형성 후 이온 주입 마스크로서 상기 스페이서를 이용하여 (po) 영역을 형성하는 종래 기술과 비교하여 볼 때, 스페이서의 형성 공정이 불필요하여 공정 개선을 기할 수 있게 된다. 또한, 이 때 상기 게이트 전극(404) 좌우 근처의 절연층(406a)은 그 두께가 포토다이오드 영역에서의 절연층(406a)의 두께보다 훨씬 두껍기 때문에 이온 주입 공정시 이온들이 게이트 전극(404) 근처의 절연층(406a)을 투과하지 못함에 따라 형성되는 (po) 영역이 상기 게이트 전극(404) 근처에서 셀프 얼라인(self-align)되는 효과를 얻을 수 있다.
상기 (po) 영역의 형성이 완료되면, 이후 도면에 도시하지 않았지만 상기 절연층(406a)을 제거하고 통상의 CMOS 이미지 센서 제조 단위 공정 즉, 소스/드레인 형성을 위한 고농도 불순물 이온 주입 등과 같은 후속 공정을 적용하면 본 발명에 따른 CMOS 이미지 센서 제조방법은 완료된다.
한편, 이상 설명한 바와 같은 본 발명의 실시예는 도 2의 A-A`선에 따른 단면을 중심으로 설명하였으나, 포토다이오드 영역과 소자분리막(402)이 접하는 모든 영역에 대해서도 동일하게 적용 가능하며, 또한 상기의 4T(Transistor)형 CMOS 이미지 센서는 물론 3T형 이상의 모든 CMOS 이미지 센서에 동일하게 적용할 수 있음은 물론이다.
덧붙여, 본 발명의 실시예는 기판이 p형일 경우를 중심으로 기술하였으나, 이 역시 반대 도전형 즉, n형 기판에 대해서도 본 발명의 실시예를 동일하게 적용할 수 있다.
본 발명에 따른 CMOS 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
포토다이오드 영역과 소자분리막 사이의 경계면에 포토다이오드의 (n-)영역과 반대되는 도전형의 (po) 영역을 형성함으로써 상기 (n-) 영역 형성시 상기 경계면에서 발생된 결함에 의해 유발되는 암전류를 방지할 수 있게 된다.
도 1은 종래 기술에 따른 CMOS 이미지 센서의 단위화소 구조를 개략적으로 나타낸 회로도.
도 2는 종래 기술에 따른 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃.
도 3a 내지 3c는 도 2의 A-A`선에 따른 공정 단면도.
도 4a 내지 4f는 본 발명에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 설명>
401 : 반도체 기판 402 : 소자분리막
403 : 게이트 절연막 404 : 게이트 전극
406a : 절연층 407 : 감광막 패턴
Claims (8)
- 소자분리막에 의해 정의되는 반도체 기판의 액티브 영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 및 소자분리막에 의해 정의되는 포토다이오드 영역의 기판 내부에 저농도의 제 1 도전형 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면 상에 절연층을 형성하는 단계;상기 절연층을 상기 소자분리막과 상기 소자분리막에 인접한 포토다이오드 영역의 소정부위가 노출되도록 선택적으로 패터닝하여 제거하는 단계;상기 절연층 상에 상기 포토다이오드 영역을 노출시키도록 감광막 패턴을 형성하는 단계; 및상기 기판 전면 상에 중농도의 제 2 도전형 불순물 이온을 주입하여 상기 소자 분리막과 상기 제 1 도전형 불순물 영역의 경계부와 상기 제 1 도전형 불순물 영역의 상측부에 다른 깊이로 중농도의 제 2 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 중농도의 제 2 도전형 불순물 영역을 형성함에 있어,상기 절연층이 선택적으로 제거된 상기 소자분리막과 상기 포토다이오드 영역의 경계면에 형성된 상기 제 2 도전형 불순물의 깊이가 상기 절연층이 형성되어 있는 상기 포토다이오드 영역의 그것보다 더 깊게 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 2 항에 있어서, 상기 소자분리막의 경계면에 형성된 상기 제 2 도전형 불순물 영역의 깊이는 상기 소자분리막의 깊이에 상응하도록 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연층이 형성되어 있는 상기 포토다이오드 영역에서의 상기 제 2 도전형 불순물 영역의 폭은 상기 절연층이 형성되어 있는 상기 포토다이오드 영역의 기판 내부에 형성되는 상기 제 2 도전형 불순물 영역의 깊이에 상응하도록 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 절연층에 의해 노출되는 포토다이오드 영역의 폭은 400∼600Å 정도로 하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 절연층은 SiH4막, 고밀도 플라즈마를 이용한 화학기상증착 방법으로 적층하는 USG(Undoped Silicate Glass)막, BPSG(Boro Phosphorous Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 중 어느 하나로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 절연층은 상기 소자분리막의 깊이보다 300∼500Å 정도 작은 두께로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 절연층은 2000∼3000Å 의 두께로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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