JP2002134692A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】 抵抗層の電圧依存性を極力低減し、半導体集
積回路の回路設計を容易にする。 【解決手段】半導体基板上のNウエル領域2の表面に形
成され、一端に第1の電圧VLが印加されると共に他端
に第2の電圧VHが印加されるP−型の抵抗層8と、抵
抗層8上に形成された薄い酸化膜3と、薄い酸化膜3上
に形成されたシリコン層から成る抵抗バイアス電極層1
0と、を備え、抵抗バイアス電極層10に印加する電圧
を調整することにより抵抗層8の抵抗値の電圧依存性を
低減する。
積回路の回路設計を容易にする。 【解決手段】半導体基板上のNウエル領域2の表面に形
成され、一端に第1の電圧VLが印加されると共に他端
に第2の電圧VHが印加されるP−型の抵抗層8と、抵
抗層8上に形成された薄い酸化膜3と、薄い酸化膜3上
に形成されたシリコン層から成る抵抗バイアス電極層1
0と、を備え、抵抗バイアス電極層10に印加する電圧
を調整することにより抵抗層8の抵抗値の電圧依存性を
低減する。
Description
【0001】
【発明の属する技術分野】本発明は半導体基板上に抵抗
素子を集積化した半導体装置及びその製造方法に関す
る。
素子を集積化した半導体装置及びその製造方法に関す
る。
【0002】
【従来の技術】従来より、抵抗素子は遅延用抵抗、発振
回路用の抵抗、ADコンバータのラダー抵抗等、半導体
集積回路において種々の回路に用いられている。図11
は、従来の半導体装置の構造を示す断面図である。
回路用の抵抗、ADコンバータのラダー抵抗等、半導体
集積回路において種々の回路に用いられている。図11
は、従来の半導体装置の構造を示す断面図である。
【0003】N型半導体基板50上にフィールド酸化膜
51,51が形成されており、このフィールド酸化膜5
1,51の間のN型半導体基板50の表面にP−型の抵
抗層52が形成されている。また、P−型の抵抗層52
の両端にはP+型の電極取り出し層53,54が形成さ
れている。
51,51が形成されており、このフィールド酸化膜5
1,51の間のN型半導体基板50の表面にP−型の抵
抗層52が形成されている。また、P−型の抵抗層52
の両端にはP+型の電極取り出し層53,54が形成さ
れている。
【0004】図12は、図11に示した半導体装置の使
用状態を示す断面図である。図において、電極取り出し
層53に電圧VLを印加すると共に他方の電極取り出し
層54に電圧VHを印加する。ここで、N型半導体基板
50の電圧を0Vとすると、VH<VL<0Vであると
ものする。すなわち、P+型の電極取り出し層53,5
4とN型半導体基板50が順方向バイアスされないよう
にしている。また、絶対値で電圧VHは電圧VLより大
である。これにより、電位差(VH−VL)に応じてP
−型の抵抗層52に電流が流れる。
用状態を示す断面図である。図において、電極取り出し
層53に電圧VLを印加すると共に他方の電極取り出し
層54に電圧VHを印加する。ここで、N型半導体基板
50の電圧を0Vとすると、VH<VL<0Vであると
ものする。すなわち、P+型の電極取り出し層53,5
4とN型半導体基板50が順方向バイアスされないよう
にしている。また、絶対値で電圧VHは電圧VLより大
である。これにより、電位差(VH−VL)に応じてP
−型の抵抗層52に電流が流れる。
【0005】
【発明が解決しようとする課題】ところで抵抗層52を
抵抗素子として半導体集積回路に用いる場合、回路設計
上、その抵抗値は電圧依存性のないことが望まれる。
抵抗素子として半導体集積回路に用いる場合、回路設計
上、その抵抗値は電圧依存性のないことが望まれる。
【0006】しかしながら、P+型の電極取り出し層5
4に印加される電圧VHにより、N型半導体基板50と
P−型の抵抗層52の間に空乏層55が拡がることによ
り、P−型の抵抗層52が狭くなり、P+型の電極取り
出し層54に印加される電圧VHに依存して抵抗値が変
化してしまう。また、電圧VHがさらに高くなると、P
+型の電極取り出し層54の近くでピンチオフ状態が生
じるので、電流が飽和してしまう。
4に印加される電圧VHにより、N型半導体基板50と
P−型の抵抗層52の間に空乏層55が拡がることによ
り、P−型の抵抗層52が狭くなり、P+型の電極取り
出し層54に印加される電圧VHに依存して抵抗値が変
化してしまう。また、電圧VHがさらに高くなると、P
+型の電極取り出し層54の近くでピンチオフ状態が生
じるので、電流が飽和してしまう。
【0007】本発明は、上述した従来技術の課題に鑑み
て為されたものであり、抵抗層の電圧依存性を極力低減
し、半導体集積回路の回路設計を容易にすることを目的
としている。
て為されたものであり、抵抗層の電圧依存性を極力低減
し、半導体集積回路の回路設計を容易にすることを目的
としている。
【0008】
【課題を解決するための手段】本発明の半導体装置は、
第1導電型の半導体基板上の表面に形成され、一端に第
1の電圧が印加されると共に他端に第2の電圧が印加さ
れる第2導電型の抵抗層と、該第2導電型の抵抗層上に
形成された絶縁膜と、該絶縁膜上に形成されたシリコン
層から成る抵抗バイアス電極層と、を備え、前記抵抗バ
イアス電極層に印加する電圧を調整することにより前記
第2導電型の抵抗層の抵抗値の電圧依存性を低減するこ
とを特徴とする。
第1導電型の半導体基板上の表面に形成され、一端に第
1の電圧が印加されると共に他端に第2の電圧が印加さ
れる第2導電型の抵抗層と、該第2導電型の抵抗層上に
形成された絶縁膜と、該絶縁膜上に形成されたシリコン
層から成る抵抗バイアス電極層と、を備え、前記抵抗バ
イアス電極層に印加する電圧を調整することにより前記
第2導電型の抵抗層の抵抗値の電圧依存性を低減するこ
とを特徴とする。
【0009】本発明によれば、抵抗層上に絶縁膜と抵抗
バイアス電極を備えているので、半導体基板と抵抗層と
の間に拡がる空乏層の拡がりが抑制され、抵抗層の抵抗
値の電圧依存性を低減することができる。
バイアス電極を備えているので、半導体基板と抵抗層と
の間に拡がる空乏層の拡がりが抑制され、抵抗層の抵抗
値の電圧依存性を低減することができる。
【0010】また、本発明の半導体装置の製造方法は、
第1導電型の半導体基板上に絶縁膜、第1のシリコン層
を形成する工程と、該第1のシリコン層上に選択的に耐
酸化性膜を形成する工程と、熱酸化によりフィールド酸
化膜を形成する工程と、前記耐酸化性膜を除去する工程
と、前記第1のシリコン層及び絶縁膜を貫通して第2の
導電型不純物をイオン注入することにより、前記半導体
基板の表面に第2導電型の抵抗層を形成する工程と、全
面に第2のシリコン層を形成する工程と、前記第1及び
第2のシリコン層をパターニングして前記抵抗層上に抵
抗バイアス電極層を形成する工程と、前記抵抗バイアス
電極層に所定電圧を供給するための配線層を形成する工
程と、を有することを特徴とする。
第1導電型の半導体基板上に絶縁膜、第1のシリコン層
を形成する工程と、該第1のシリコン層上に選択的に耐
酸化性膜を形成する工程と、熱酸化によりフィールド酸
化膜を形成する工程と、前記耐酸化性膜を除去する工程
と、前記第1のシリコン層及び絶縁膜を貫通して第2の
導電型不純物をイオン注入することにより、前記半導体
基板の表面に第2導電型の抵抗層を形成する工程と、全
面に第2のシリコン層を形成する工程と、前記第1及び
第2のシリコン層をパターニングして前記抵抗層上に抵
抗バイアス電極層を形成する工程と、前記抵抗バイアス
電極層に所定電圧を供給するための配線層を形成する工
程と、を有することを特徴とする。
【0011】本発明の半導体装置の製造方法によれば、
フィールド酸化膜を形成する際に用いた第1のシリコン
層をそのまま残存させ、抵抗バイアス電極層の一部(下
層部)として利用しているので製造工程を短縮すること
ができる。
フィールド酸化膜を形成する際に用いた第1のシリコン
層をそのまま残存させ、抵抗バイアス電極層の一部(下
層部)として利用しているので製造工程を短縮すること
ができる。
【0012】また、この第1のシリコン層及び絶縁膜を
貫通して第2の導電型不純物をイオン注入することによ
り第2導電型の抵抗層を形成し、その後第1のシリコン
層上に第2のシリコン層を積層しているので、第1のシ
リコン層がイオン注入のバッファ膜として機能すると共
に、抵抗バイアス電極層として単層のシリコン層を用い
る場合に比べてイオン注入の加速エネルギーを低減する
ことができる。
貫通して第2の導電型不純物をイオン注入することによ
り第2導電型の抵抗層を形成し、その後第1のシリコン
層上に第2のシリコン層を積層しているので、第1のシ
リコン層がイオン注入のバッファ膜として機能すると共
に、抵抗バイアス電極層として単層のシリコン層を用い
る場合に比べてイオン注入の加速エネルギーを低減する
ことができる。
【0013】
【発明の実施の形態】次に、本発明の実施形態に係る半
導体装置及びその製造方法ついて、図1乃至図6を参照
しながら説明する。なお、図1乃至図6において、図面
の右側に拡散抵抗の形成領域、左側にPチャネル型MO
Sトランジスタの形成領域を示している。
導体装置及びその製造方法ついて、図1乃至図6を参照
しながら説明する。なお、図1乃至図6において、図面
の右側に拡散抵抗の形成領域、左側にPチャネル型MO
Sトランジスタの形成領域を示している。
【0014】図1に示すように、P型シリコン基板1上
にN型ウエル領域2を形成する。そして、P型シリコン
基板1上に10nm〜20nm程度の薄い酸化膜3を熱
酸化により形成する。この薄い酸化膜3上に50nm〜
100nmの第1のポリシリコン層4、50nm〜10
0nmのシリコン窒化膜5(Si3N4膜)をLPCVD法
により形成し、シリコン窒化膜5を選択的にエッチング
する。ここで、第1のポリシリコン層4の代わりにアモ
ルファスシリコン層も形成してもよい。
にN型ウエル領域2を形成する。そして、P型シリコン
基板1上に10nm〜20nm程度の薄い酸化膜3を熱
酸化により形成する。この薄い酸化膜3上に50nm〜
100nmの第1のポリシリコン層4、50nm〜10
0nmのシリコン窒化膜5(Si3N4膜)をLPCVD法
により形成し、シリコン窒化膜5を選択的にエッチング
する。ここで、第1のポリシリコン層4の代わりにアモ
ルファスシリコン層も形成してもよい。
【0015】これにより、Pチャネル型MOSトランジ
スタの形成領域とポリシリコン抵抗素子の形成領域の各
所定領域に、第1のポリシリコン層4及びシリコン窒化
膜5の積層膜を残す。なお、ここで、第1のポリシリコ
ン層4、シリコン窒化膜5を選択的にエッチングするよ
うにしてもよい。
スタの形成領域とポリシリコン抵抗素子の形成領域の各
所定領域に、第1のポリシリコン層4及びシリコン窒化
膜5の積層膜を残す。なお、ここで、第1のポリシリコ
ン層4、シリコン窒化膜5を選択的にエッチングするよ
うにしてもよい。
【0016】次に、1000℃程度の熱酸化を行うと、
図2に示すように、シリコン窒化膜5がエッチングによ
り除去された領域にフィールド酸化膜6が形成される。
フィールド酸化膜6の膜厚は例えば500nm程度であ
る。ここで、シリコン窒化膜5は耐酸化膜として働く。
また、薄い酸化膜3はパッド酸化膜と呼ばれるもので、
フィールド酸化膜6のいわゆるバーズビーク下のP型シ
リコン基板1に結晶欠陥が発生するのを防止する。
図2に示すように、シリコン窒化膜5がエッチングによ
り除去された領域にフィールド酸化膜6が形成される。
フィールド酸化膜6の膜厚は例えば500nm程度であ
る。ここで、シリコン窒化膜5は耐酸化膜として働く。
また、薄い酸化膜3はパッド酸化膜と呼ばれるもので、
フィールド酸化膜6のいわゆるバーズビーク下のP型シ
リコン基板1に結晶欠陥が発生するのを防止する。
【0017】また、第1のポリシリコン層4は、パッド
ポリシリコン層(パッドシリコン層)と呼ばれるもの
で、バーズビークを短く抑制する働きをする。通常、薄
い酸化膜4、第1のポリシリコン層4はフィールド酸化
後に除去するが、本プロセスではこれらをそのまま残存
させ、以下に説明するように抵抗素子の構成要素として
利用する。
ポリシリコン層(パッドシリコン層)と呼ばれるもの
で、バーズビークを短く抑制する働きをする。通常、薄
い酸化膜4、第1のポリシリコン層4はフィールド酸化
後に除去するが、本プロセスではこれらをそのまま残存
させ、以下に説明するように抵抗素子の構成要素として
利用する。
【0018】次に、図3に示すように、シリコン窒化膜
5を除去した後に、Pチャネル型MOSトランジスタの
形成領域上にフォトレジスト層7を形成する。そして、
このフォトレジスト層7をマスクとして、第1のポリシ
リコン層4及び薄い酸化膜3を貫通する条件でP型不純
物のイオン注入を行い、N型ウエル領域2の表面にP−
型抵抗層8を形成する。ここで、上記イオン注入工程の
好ましい条件は、ボロンをイオン種として、加速エネル
ギーは60KeV、ドーズ量は8.5×1012/cm2
である。
5を除去した後に、Pチャネル型MOSトランジスタの
形成領域上にフォトレジスト層7を形成する。そして、
このフォトレジスト層7をマスクとして、第1のポリシ
リコン層4及び薄い酸化膜3を貫通する条件でP型不純
物のイオン注入を行い、N型ウエル領域2の表面にP−
型抵抗層8を形成する。ここで、上記イオン注入工程の
好ましい条件は、ボロンをイオン種として、加速エネル
ギーは60KeV、ドーズ量は8.5×1012/cm2
である。
【0019】上記のイオン注入工程において、第1のポ
リシリコン層4及び薄い酸化膜3はイオン注入に対する
バッファ膜として作用し、半導体基板表面に結晶欠陥が
発生するのを防止している。また、第1のポリシリコン
層4は比較的薄いため、イオン注入の加速エネルギーを
下げることができる。
リシリコン層4及び薄い酸化膜3はイオン注入に対する
バッファ膜として作用し、半導体基板表面に結晶欠陥が
発生するのを防止している。また、第1のポリシリコン
層4は比較的薄いため、イオン注入の加速エネルギーを
下げることができる。
【0020】次に、図4に示すように、Pチャネル型M
OSトランジスタの形成領域上のフォトレジスト層7を
除去した後に、50nm〜100nmの第2のポリシリ
コン層9をLPCVD法により全面に堆積する。また、
第2のポリシリコン層9にはリン等の不純物が熱拡散に
よりドーピングされ低抵抗化される。このとき、第2の
ポリシリコン層9の下層の第1のポリシリコン層4にま
で不純物が拡散されるようにすると第1のポリシリコン
層4も同様に低抵抗化される。
OSトランジスタの形成領域上のフォトレジスト層7を
除去した後に、50nm〜100nmの第2のポリシリ
コン層9をLPCVD法により全面に堆積する。また、
第2のポリシリコン層9にはリン等の不純物が熱拡散に
よりドーピングされ低抵抗化される。このとき、第2の
ポリシリコン層9の下層の第1のポリシリコン層4にま
で不純物が拡散されるようにすると第1のポリシリコン
層4も同様に低抵抗化される。
【0021】これにより、Pチャネル型MOSトランジ
スタの形成領域及び拡散抵抗の形成領域において、第1
のポリシリコン層4上に第2のポリシリコン層9が積層
される。
スタの形成領域及び拡散抵抗の形成領域において、第1
のポリシリコン層4上に第2のポリシリコン層9が積層
される。
【0022】この後、図5に示すように、第2のポリシ
リコン層9上の所定領域にホトレジスト層(不図示)を
形成し、このホトレジスト層をマスクとして、第2のポ
リシリコン層8、第1のポリシリコン層4を順次、選択
的にエッチングする。
リコン層9上の所定領域にホトレジスト層(不図示)を
形成し、このホトレジスト層をマスクとして、第2のポ
リシリコン層8、第1のポリシリコン層4を順次、選択
的にエッチングする。
【0023】これにより、拡散抵抗の形成領域におい
て、第1のポリシリコン層4及び第2のポリシリコン層
8が積層された抵抗バイアス電極10が形成される。一
方、Pチャネル型MOSトランジスタの形成領域におい
ては、第1のポリシリコン層4及び第2のポリシリコン
層8が積層されたゲート電極9が形成される。なお、フ
ィールド酸化膜6上には、第2のポリシリコン層9(単
層)から成るポリシリコン配線層(不図示)が形成され
る。
て、第1のポリシリコン層4及び第2のポリシリコン層
8が積層された抵抗バイアス電極10が形成される。一
方、Pチャネル型MOSトランジスタの形成領域におい
ては、第1のポリシリコン層4及び第2のポリシリコン
層8が積層されたゲート電極9が形成される。なお、フ
ィールド酸化膜6上には、第2のポリシリコン層9(単
層)から成るポリシリコン配線層(不図示)が形成され
る。
【0024】さらに、ボロンなどのイオン注入を行うこ
とにより、P+型の電極取り出し層12,13、Pチャ
ネル型MOSトランジスタのP+型ソース層14、P+
型ドレイン層15を形成する。
とにより、P+型の電極取り出し層12,13、Pチャ
ネル型MOSトランジスタのP+型ソース層14、P+
型ドレイン層15を形成する。
【0025】次に、図6に示すように、全面にBPSG
膜などの層間絶縁膜16を形成し、P+型の電極取り出
し層12,13上及び、P+型ソース層14、P+型ド
レイン層15上にコンタクトホールを形成し、これらの
コンタクトホールを通して、Al層から成る抵抗取出し
電極17,18、及びソース電極19、ドレイン電極2
0を形成する。これにより、拡散抵抗を備えた半導体装
置が完成する。なお、Nチャネル型MOSトランジスタ
については省略しているが、同一のシリコン基板1上に
形成し、CMOS構成とすることができる。
膜などの層間絶縁膜16を形成し、P+型の電極取り出
し層12,13上及び、P+型ソース層14、P+型ド
レイン層15上にコンタクトホールを形成し、これらの
コンタクトホールを通して、Al層から成る抵抗取出し
電極17,18、及びソース電極19、ドレイン電極2
0を形成する。これにより、拡散抵抗を備えた半導体装
置が完成する。なお、Nチャネル型MOSトランジスタ
については省略しているが、同一のシリコン基板1上に
形成し、CMOS構成とすることができる。
【0026】図7は図6に示した拡散抵抗のパターン平
面図である。P−型抵抗層8はP+型の電極取り出し層
12,13の間にストライプ状に延在している。P+型
の電極取り出し層12,13上に設けられたC1,C2
はコンタクトホールである。P−型抵抗層8の長さは、
所望の抵抗値に応じて決定される。また、P−型抵抗層
8上を薄い絶縁膜3を介して抵抗バイアス電極10が覆
っている。この抵抗バイアス電極10にはコンタクトホ
ールC3を介してAl配線層21が接続されている。A
l配線層21には所定のバイアス電圧VGが電圧源から
印加される。このバイアス電圧VGを調整することによ
り、P−型抵抗層8とN型ウエル領域2との間の空乏層
の拡がりを抑制することができる。
面図である。P−型抵抗層8はP+型の電極取り出し層
12,13の間にストライプ状に延在している。P+型
の電極取り出し層12,13上に設けられたC1,C2
はコンタクトホールである。P−型抵抗層8の長さは、
所望の抵抗値に応じて決定される。また、P−型抵抗層
8上を薄い絶縁膜3を介して抵抗バイアス電極10が覆
っている。この抵抗バイアス電極10にはコンタクトホ
ールC3を介してAl配線層21が接続されている。A
l配線層21には所定のバイアス電圧VGが電圧源から
印加される。このバイアス電圧VGを調整することによ
り、P−型抵抗層8とN型ウエル領域2との間の空乏層
の拡がりを抑制することができる。
【0027】図8は、拡散抵抗の他のパターン平面図で
ある。ここで、P−型抵抗層8の長さ方向の途中にコン
タクトホールC4が配置され、一方、抵抗バイアス電極
10上にコンタクトホールC5が配置されている。そし
て、これらのコンタクトホールC4,C5を介して、A
l配線層22によってP−型抵抗層8と抵抗バイアス電
極10とが接続されている。この場合、P−型抵抗層8
に生じる電圧取り出され、抵抗バイアス電極10に与え
られるので、特別に電圧源を用いる必要がないという利
点がある。
ある。ここで、P−型抵抗層8の長さ方向の途中にコン
タクトホールC4が配置され、一方、抵抗バイアス電極
10上にコンタクトホールC5が配置されている。そし
て、これらのコンタクトホールC4,C5を介して、A
l配線層22によってP−型抵抗層8と抵抗バイアス電
極10とが接続されている。この場合、P−型抵抗層8
に生じる電圧取り出され、抵抗バイアス電極10に与え
られるので、特別に電圧源を用いる必要がないという利
点がある。
【0028】次に、本発明者が試作した半導体装置の測
定結果について図9を参照しながら説明する。図9、図
10は、拡散抵抗の電流電圧特性及び抵抗特性(横軸に
拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)を
示す図である。ここで、P+型の電極取り出し層13に
印加される電圧をVH、P+型の電極取り出し層12に
印加される電圧をVL、抵抗バイアス電極10に印加さ
れる電圧をVGとする。
定結果について図9を参照しながら説明する。図9、図
10は、拡散抵抗の電流電圧特性及び抵抗特性(横軸に
拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)を
示す図である。ここで、P+型の電極取り出し層13に
印加される電圧をVH、P+型の電極取り出し層12に
印加される電圧をVL、抵抗バイアス電極10に印加さ
れる電圧をVGとする。
【0029】そして、R=VG/(VH−VL)と定義
する。RはP+型の電極取り出し層13に印加される電
圧をVHに対する抵抗バイアス電極10に印加される電
圧をVGの比を示している。この定義に従い、図9
(A)はR=0、図9(B)はR=0.2、図9(C)
はR=0.4、図10(D)はR=0.5、図10
(E)はR=0.6、図10(F)はR=0.8の場合
の上記特性を示している。
する。RはP+型の電極取り出し層13に印加される電
圧をVHに対する抵抗バイアス電極10に印加される電
圧をVGの比を示している。この定義に従い、図9
(A)はR=0、図9(B)はR=0.2、図9(C)
はR=0.4、図10(D)はR=0.5、図10
(E)はR=0.6、図10(F)はR=0.8の場合
の上記特性を示している。
【0030】この実験結果から明らかとなったように、
R=0.6の場合に抵抗値の電圧依存性が最も小さくな
る。R=0.5の場合も問題にならない程度に電圧依存
性は小さい。R=0.4以下の場合では、電圧VHが高
くなると共に抵抗値RSは大きくなってしまう。これ
は、空乏層が拡がったためと考えられる。逆に、R=
0.8の場合には、電圧VHが高くなると共に抵抗値R
Sは小さくなってしまう。これは、キャリアの蓄積状態
が生じているためと考えられる。
R=0.6の場合に抵抗値の電圧依存性が最も小さくな
る。R=0.5の場合も問題にならない程度に電圧依存
性は小さい。R=0.4以下の場合では、電圧VHが高
くなると共に抵抗値RSは大きくなってしまう。これ
は、空乏層が拡がったためと考えられる。逆に、R=
0.8の場合には、電圧VHが高くなると共に抵抗値R
Sは小さくなってしまう。これは、キャリアの蓄積状態
が生じているためと考えられる。
【0031】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、抵抗層上に絶縁膜と抵抗バイアス電極を備
えているので、半導体基板と抵抗層との間に拡がる空乏
層の拡がりが抑制され、抵抗層の抵抗値の電圧依存性を
低減することができる。
置によれば、抵抗層上に絶縁膜と抵抗バイアス電極を備
えているので、半導体基板と抵抗層との間に拡がる空乏
層の拡がりが抑制され、抵抗層の抵抗値の電圧依存性を
低減することができる。
【0032】また、抵抗バイアス電極層に印加される電
圧は、抵抗層の長手方向の途中から取り出しているの
で、特別の電圧源を設ける必要がないという利点もあ
る。
圧は、抵抗層の長手方向の途中から取り出しているの
で、特別の電圧源を設ける必要がないという利点もあ
る。
【0033】さらに、本発明の半導体装置の製造方法に
よれば、フィールド酸化膜を形成する際に用いた第1の
シリコン層をそのまま残存させ、抵抗バイアス電極層の
一部(下層部)として利用しているので製造工程を短縮
することができる。
よれば、フィールド酸化膜を形成する際に用いた第1の
シリコン層をそのまま残存させ、抵抗バイアス電極層の
一部(下層部)として利用しているので製造工程を短縮
することができる。
【0034】さらにまた、この第1のシリコン層及び絶
縁膜を貫通して第2の導電型不純物をイオン注入するこ
とにより第2導電型の抵抗層を形成し、その後第1のシ
リコン層上に第2のシリコン層を積層しているので、第
1のシリコン層がイオン注入のバッファ膜として機能す
ると共に、抵抗バイアス電極層として単層のシリコン層
を用いる場合に比べてイオン注入の加速エネルギーを低
減することができる。
縁膜を貫通して第2の導電型不純物をイオン注入するこ
とにより第2導電型の抵抗層を形成し、その後第1のシ
リコン層上に第2のシリコン層を積層しているので、第
1のシリコン層がイオン注入のバッファ膜として機能す
ると共に、抵抗バイアス電極層として単層のシリコン層
を用いる場合に比べてイオン注入の加速エネルギーを低
減することができる。
【図1】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図2】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図3】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図4】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図5】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図6】本発明の実施形態に係る半導体装置及びその製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図7】図6に示した拡散抵抗のパターン平面図であ
る。
る。
【図8】図6に示した拡散抵抗の他のパターン平面図で
ある。
ある。
【図9】拡散抵抗の電流電圧特性及び抵抗特性(横軸に
拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)を
示す図である。
拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)を
示す図である。
【図10】拡散抵抗の電流電圧特性及び抵抗特性(横軸
に拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)
を示す図である。
に拡散抵抗の両端の差電圧、縦軸に電流I、抵抗RS)
を示す図である。
【図11】従来例に係る半導体装置の構造を示す断面図
である。
である。
【図12】従来例に係る半導体装置の使用状態を示す断
面図。
面図。
フロントページの続き (72)発明者 木綿 正明 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 (72)発明者 榎本 伸也 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Fターム(参考) 5F038 AR01 AR04 AR26 CA10 EZ13 EZ14 EZ15 EZ20 5F048 AA07 AA09 AC10 BA01 BB05 BB12 BG12
Claims (4)
- 【請求項1】 第1導電型の半導体基板上の表面に形成
され、一端に第1の電圧が印加されると共に他端に第2
の電圧が印加される第2導電型の抵抗層と、該第2導電
型の抵抗層上に形成された絶縁膜と、該絶縁膜上に形成
されたシリコン層から成る抵抗バイアス電極層と、を備
え、前記抵抗バイアス電極層に印加する電圧を調整する
ことにより前記第2導電型の抵抗層の抵抗値の電圧依存
性を低減することを特徴とする半導体装置。 - 【請求項2】 前記シリコン層に印加される電圧は、前
記抵抗層の長手方向の途中から取り出すことを特徴とす
る請求項1に記載の半導体装置。 - 【請求項3】 第1導電型の半導体基板上に絶縁膜、第
1のシリコン層を形成する工程と、該第1のシリコン層
上に選択的に耐酸化性膜を形成する工程と、熱酸化によ
りフィールド酸化膜を形成する工程と、前記耐酸化性膜
を除去する工程と、前記第1のシリコン層及び絶縁膜を
貫通して第2の導電型不純物をイオン注入することによ
り、前記半導体基板の表面に第2導電型の抵抗層を形成
する工程と、全面に第2のシリコン層を形成する工程
と、前記第1及び第2のシリコン層をパターニングして
前記抵抗層上に抵抗バイアス電極層を形成する工程と、
前記抵抗バイアス電極層に所定電圧を供給するための配
線層を形成する工程と、を有することを特徴とする請求
項1に記載の半導体装置の製造方法。 - 【請求項4】 前記配線層は前記抵抗層の長手方向の途
中にコンタクトすることを特徴とする請求項3に記載の
半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000321250A JP2002134692A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置及びその製造方法 |
TW090123700A TW518761B (en) | 2000-10-20 | 2001-09-26 | Semiconductor device and its manufacture method |
KR10-2001-0064581A KR100427924B1 (ko) | 2000-10-20 | 2001-10-19 | 반도체 장치의 제조 방법 |
CN01135500A CN1350332A (zh) | 2000-10-20 | 2001-10-19 | 半导体装置及其制造方法 |
US09/981,889 US20020048871A1 (en) | 2000-10-20 | 2001-10-19 | Semiconductor device and manufacturing method therefor |
US10/656,142 US6858489B2 (en) | 2000-10-20 | 2003-09-08 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000321250A JP2002134692A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JP2002134692A true JP2002134692A (ja) | 2002-05-10 |
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ID=18799409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP (1) | JP2002134692A (ja) |
KR (1) | KR100427924B1 (ja) |
CN (1) | CN1350332A (ja) |
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KR100657142B1 (ko) * | 2005-06-03 | 2006-12-13 | 매그나칩 반도체 유한회사 | 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2002A (en) * | 1841-03-12 | Tor and planter for plowing | ||
JPS6454753A (en) * | 1987-08-26 | 1989-03-02 | Hitachi Ltd | Semiconductor resistor |
JPH03169063A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 半導体集積回路装置 |
DE19517975B4 (de) * | 1994-07-12 | 2007-02-08 | International Rectifier Corp., El Segundo | CMOS-Schaltungsplättchen mit Polysilizium-Feldringstruktur |
US5883402A (en) * | 1995-11-06 | 1999-03-16 | Kabushiki Kaisha Toshiba | Semiconductor device and protection method |
KR100209278B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 폴리레지스터 구조 및 그 제조방법 |
US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
JP3911566B2 (ja) * | 1998-01-27 | 2007-05-09 | 富士電機デバイステクノロジー株式会社 | Mos型半導体装置 |
JP2000183175A (ja) | 1998-12-10 | 2000-06-30 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
IT1311280B1 (it) | 1999-12-24 | 2002-03-12 | St Microelectronics Srl | Struttura di resistore integrato verticale di ingombro ridotto peralta tensione e relativo processo di fabbricazione. |
-
2000
- 2000-10-20 JP JP2000321250A patent/JP2002134692A/ja not_active Withdrawn
-
2001
- 2001-09-26 TW TW090123700A patent/TW518761B/zh not_active IP Right Cessation
- 2001-10-19 KR KR10-2001-0064581A patent/KR100427924B1/ko not_active IP Right Cessation
- 2001-10-19 CN CN01135500A patent/CN1350332A/zh active Pending
- 2001-10-19 US US09/981,889 patent/US20020048871A1/en not_active Abandoned
-
2003
- 2003-09-08 US US10/656,142 patent/US6858489B2/en not_active Expired - Lifetime
Also Published As
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US20040048434A1 (en) | 2004-03-11 |
CN1350332A (zh) | 2002-05-22 |
KR100427924B1 (ko) | 2004-04-28 |
TW518761B (en) | 2003-01-21 |
KR20020031067A (ko) | 2002-04-26 |
US6858489B2 (en) | 2005-02-22 |
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