JP2000114361A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2000114361A
JP2000114361A JP10276128A JP27612898A JP2000114361A JP 2000114361 A JP2000114361 A JP 2000114361A JP 10276128 A JP10276128 A JP 10276128A JP 27612898 A JP27612898 A JP 27612898A JP 2000114361 A JP2000114361 A JP 2000114361A
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element isolation
forming
ion implantation
insulating film
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Toshitake Yaegashi
利武 八重樫
Yuji Takeuchi
祐司 竹内
Seiichi Aritome
誠一 有留
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 良好な素子分離特性を実現できる半導体集積
回路装置とその製造方法を提供する。 【解決手段】 ｐ-型シリコン基板１１のｐ型ウェル１
４及びｎ型ウェル１３にそれぞれ低電圧系のｎチャネル
ＭＯＳトランジスタＱＮ１，ＱＮ２及びｐチャネルＭＯ
ＳトランジスタＱＰ１，ＱＰ２が形成され、高電圧系の
ｎチャネルＭＯＳトランジスタＱＮ３，ＱＮ４は基板１
１に形成される。トランジスタＱＮ１，ＱＮ２が形成さ
れるｐ型ウェル１４と、トランジスタＱＮ３，ＱＮ４の
素子分離領域のｐ型素子分離層１５とは、素子分離絶縁
膜１２を形成する前に、段差のない平坦面でのリソグラ
フィによるレジストマスクを用いた同時イオン注入によ
って形成され、素子領域の基板表面からの深さが同じで
同じ不純物濃度を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同じ導電チャネ
ルの２種のトランジスタを含む半導体集積回路装置に係
り、特に素子分離絶縁膜形成前にイオン注入により素子
領域のウェル形成を行う半導体集積回路装置の製造方法
に関する。
【０００２】
【従来の技術】半導体集積回路は、いくつかの異なる種
類のトランジスタにより構成されるものが多い。例えば
メモリセルの書き込み／消去に高電圧を必要とする不揮
発性半導体記憶装置の場合、論理回路に用いられる低電
圧系トランジスタの他に、高電圧が印加される高電圧系
トランジスタが用いられる。高電圧系トランジスタは、
接合耐圧や基板バイアス特性等の制約から、低電圧系ト
ランジスタの素子領域より低不純物濃度の素子領域が必
要とされる。
【０００３】従って例えば、ｐ型半導体基板を用いた場
合、低電圧系のｎチャネルＭＯＳトランジスタ、ｐチャ
ネルＭＯＳトランジスタはそれぞれ、イオン注入により
形成されたｐ型ウェル、ｎ型ウェルに形成し、高電圧系
ｎチャネルＭＯＳトランジスタは、ウェル形成されない
ｐ型基板をそのまま素子領域として形成することが行わ
れる。
【０００４】ｐ型半導体基板を用いた場合、ｐ型ウェル
及びｎ型ウェルは、通常素子分離絶縁膜を形成した後
に、イオン注入を行って形成される。また、高電圧系ト
ランジスタの回路領域では、ウェル領域に比べて低不純
物濃度であるため、素子分離を確実にするために素子分
離絶縁膜下にｐ型の素子分離層が必要となる。この高電
圧系トランジスタの分離のためのｐ型素子分離層を、低
電圧系トランジスタのｐ型ウェル形成のイオン注入工程
で同時に形成する手法は、本出願人等が先に提案してい
る（特願平９−４４２４３号）。
【０００５】図１３は、従来法によって、ｐ-型シリコ
ン基板１に、低電圧系のｐチャネルＭＯＳトランジスタ
ＱＰ１，ＱＰ２及びｎチャネルＭＯＳトランジスタＱＮ
１，ＱＮ２と、高電圧系のｎチャネルＭＯＳトランジス
タＱＮ３，ＱＮ４を形成した例を示している。素子分離
絶縁膜２は、ｎ型ウェル３及びｐ型ウェル４の形成前
に、例えばＳＴＩ（Shallow Trench Isolation）技術に
より形成される。即ち、基板１に溝を加工し、この溝に
ＣＶＤにより素子分離絶縁膜２を埋め込む。素子分離絶
縁膜２の形成後、イオン注入を行ってｎ型ウェル３及び
ｐ型ウェル４を順次形成する。高電圧系のトランジスタ
ＱＮ３，ＱＮ４に隣接する素子分離絶縁膜２の直下に
は、ｐ型ウェル４のイオン注入工程で同時にイオン注入
を行うことにより、ｐ型素子分離層５を形成する。
【０００６】図１４は、素子分離絶縁膜２の形成後のｐ
型ウェル４及びｐ型素子分離層５のイオン注入工程を示
している。図示のように、リソグラフィによりｐ型ウェ
ル４及びｐ型素子分離層５を形成すべき領域に開口７
ａ，７ｂを持つレジストマスク６をパターン形成して、
イオン注入を行う。このイオン注入は、素子分離絶縁膜
２の底部位置より深く不純物層を形成するものであるか
ら、高加速電圧でのイオン注入が利用される。
【０００７】
【発明が解決しようとする課題】上述したように、素子
分離絶縁膜形成後に低電圧系トランジスタ回路のｐ型ウ
ェルと、これより低不純物濃度の高電圧系トランジスタ
回路領域でのｐ型素子分離層を同時にイオン注入により
形成する従来法では、次のような問題があった。図１４
に示すように、ｐ型ウェル４のイオン注入は、ｎチャネ
ルＭＯＳトランジスタＱＮ１，ＱＮ２の素子領域とこれ
に隣接する素子分離領域を含む広い開口７ａを通して行
われるのに対し、高電圧系のｎチャネルＭＯＳトランジ
スタＱＮ３，ＱＮ４に隣接する素子分離領域のｐ型素子
分離層５のイオン注入は、狭い開口７ｂを通して行われ
る。ところが、素子分離絶縁膜２と素子領域の基板面の
間には通常段差がある。これは、ＳＴＩ技術では素子領
域をシリコン窒化膜等のマスク（図示せず）で覆った状
態で溝形成と素子分離絶縁膜の埋め込みを行い、その後
素子領域のマスクを除去するためである。このような段
差があるため、リソグラフィ工程で微細な開口７ｂを持
つレジストマスク６を形成することは容易ではない。
【０００８】しかも、素子分離絶縁膜２を形成した後に
イオン注入を行う方法では、高加速電圧を用いるから、
イオン注入に対する十分なマスク効果を得るために、大
きなレジスト膜厚を必要とする。このことも、リソグラ
フィで微細開口を形成することを難しくしている。これ
らの理由で、素子を微細化したときに低不純物濃度領域
での優れた素子分離特性を実現することが難しい。ま
た、素子分離絶縁膜２の形成後にウェル形成を行う従来
法では、図１３及び図１４に示すように、ｐ型ウェル
４、ｎ型ウェル３共に、それらの中の素子領域と素子分
離領域とで深さが異なる。このウェル深さの差は、ほぼ
素子分離絶縁膜２の素子領域基板面からの突出高さ分に
相当する。従って、素子分離領域でのウェルの実質厚み
が小さくなる分、ウェルの横方向抵抗が大きくなる。こ
れはウェル全体を一定電位に固定することを難しくす
る。
【０００９】この発明は、上記事情を考慮してなされた
もので、良好な素子分離特性を実現できる半導体集積回
路装置とその製造方法を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、半導体基板と、この半導体基板に素子分
離絶縁膜により区画された第１導電型の第１の素子領域
と、前記半導体基板に前記素子分離絶縁膜により区画さ
れた、第１導電型で前記第１の素子領域より低不純物濃
度の第２の素子領域と、これら第１及び第２の素子領域
にそれぞれ形成された第２導電チャネルの第１及び第２
のトランジスタと、前記半導体基板の前記第２の素子領
域に隣接する素子分離絶縁膜下に形成された、前記第１
の素子領域と実質的に同じ不純物濃度を有し、素子領域
の基板表面からの深さが前記第１の素子領域と実質的に
同じである第１導電型の素子分離層とを有することを特
徴とする。
【００１１】この発明に係る半導体集積回路装置におい
て、具体的に例えば、前記半導体基板は第１導電型であ
り、前記第１の素子領域は前記素子分離絶縁膜の形成前
にイオン注入により形成された第１導電型ウェル内に前
記素子分離絶縁膜により区画されたものであり、前記素
子分離層は、前記第１導電型ウェルを形成するイオン注
入工程で同時に形成されたものである。またこの発明に
係る半導体集積回路装置において、前記素子分離絶縁膜
は例えば、半導体基板に加工された溝に埋め込み形成さ
れる。
【００１２】この発明に係る半導体集積回路装置におい
て、半導体基板には更に前記素子分離絶縁膜により区画
された第２導電型の第３の素子領域が形成され、この第
３の素子領域に第１導電チャネルのトランジスタが形成
される。
【００１３】この発明に係る半導体集積回路装置の製造
方法は、半導体基板の、第１導電型の第１の素子領域と
なる第１の予定領域、前記第１の素子領域に隣接する素
子分離領域となる第２の予定領域、第１導電型で前記第
１の素子領域より低不純物濃度である第２の素子領域と
なる第３の予定領域、及び前記第２の素子領域に隣接す
る素子分離領域となる第４の予定領域のうち、第１、第
２及び第４の予定領域に開口を持つイオン注入マスクを
形成する工程と、前記イオン注入マスクの開口を介して
前記半導体基板に不純物をイオン注入して、前記第１の
素子領域とこれに隣接する素子分離領域に第１導電型ウ
ェル、及び前記第２の素子領域に隣接する素子分離領域
に第１導電型の素子分離層を同時に形成する工程と、前
記半導体基板の前記素子分離領域に素子分離絶縁膜を形
成する工程と、前記第１及び第２の素子領域にそれぞれ
第２導電チャネルの第１及び第２のトランジスタを形成
する工程とを有することを特徴とする。
【００１４】具体的にこの発明の製造方法において、前
記半導体基板は第１導電型であり、前記第１導電型ウェ
ル及び素子分離層を形成する工程は、第１導電型不純物
をその後形成される前記素子分離絶縁膜の底部位置より
深くイオン注入するものである。
【００１５】この発明に係る半導体集積回路装置の製造
方法はまた、半導体基板の、第１導電型の第１の素子領
域となる第１の予定領域、前記第１の素子領域に隣接す
る素子分離領域となる第２の予定領域、第１導電型で前
記第１の素子領域より低不純物濃度である第２の素子領
域となる第３の予定領域、及び前記第２の素子領域に隣
接する素子分離領域となる第４の予定領域のうち、第
１、第２及び第４の予定領域に開口を持つ第１のイオン
注入マスクを形成する工程と、前記第１のイオン注入マ
スクの開口を介して前記半導体基板に不純物をイオン注
入して、前記第１の素子領域とこれに隣接する素子分離
領域に第１導電型ウェル、及び前記第２の素子領域に隣
接する素子分離領域に第１導電型の素子分離層を同時に
形成する第１のイオン注入工程と、前記半導体基板の前
記第３の予定領域に開口を持つ第２のイオン注入マスク
を形成する工程と、前記第２のイオン注入マスクの開口
を介して前記半導体基板に前記第１のイオン注入工程よ
り低ドーズ量で浅く第１導電型不純物をイオン注入する
第２のイオン注入工程と、前記半導体基板の前記素子分
離領域に素子分離絶縁膜を形成する工程と、前記第１及
び第２の素子領域にそれぞれ第２導電チャネルの第１及
び第２のトランジスタを形成する工程とを有することを
特徴とする。
【００１６】この発明の製造方法において例えば、前記
第１のイオン注入工程は、第１導電型不純物をその後形
成される前記素子分離絶縁膜の底部位置より深くイオン
注入するものであり、前記第２のイオン注入工程は、前
記第２のトランジスタのしきい値制御のためのチャネル
イオン注入である。この発明の製造方法において、前記
素子分離絶縁膜の形成工程は、好ましくは、前記半導体
基板に溝を加工する工程と、この溝に素子分離絶縁膜を
埋め込む工程とを有する。
【００１７】この発明の製造方法において、好ましく
は、前記素子分離絶縁膜を形成する前に、前記半導体基
板の、第２導電型の第３の素子領域となる第５の予定領
域、及びこの第３の素子領域に隣接する素子分離領域と
なる第６の予定領域に開口を持つイオン注入マスクを形
成する工程、及びこのイオン注入マスクの開口を介して
前記半導体基板に第２導電型不純物をイオン注入して、
前記第３の素子領域とこれに隣接する素子分離領域に第
２導電型ウェルを形成する工程を有し、更に前記素子分
離絶縁膜を形成した後、前記第２導電型ウェルに第１導
電チャネルのトランジスタを形成する工程を有するもの
とする。
【００１８】この発明によると、同じ第１導電型で不純
物濃度が異なる第１及び第２の素子領域にそれぞれ第１
及び第２のトランジスタが形成されるが、低不純物濃度
の第２の素子領域に形成される第２のトランジスタに隣
接する素子分離領域に形成される第１導電型の素子分離
層は、第１のトランジスタが形成される第１の素子領域
と実質的に同じ不純物濃度を有し、且つ素子領域の基板
表面からの深さが第１の素子領域と実質的に同じに形成
される。具体的にこの構造は、半導体基板に素子分離絶
縁膜を形成する前に、第１の素子領域を含む領域に第１
導電型ウェルを形成するイオン注入工程で同時に、第２
の素子領域に隣接する素子分離領域に第１導電型素子分
離層を形成することにより得られる。これにより、低不
純物濃度の領域に形成される第２のトランジスタの素子
分離特性は、優れたものとなる。
【００１９】またこの発明においては、第１導電型ウェ
ルと第１導電型素子分離層のイオン注入を素子分離絶縁
膜形成前に行うため、イオン注入マスクをレジストによ
りパターン形成する際に段差がない。しかも素子分離絶
縁膜形成後のイオン注入と異なり、レジストの膜厚もそ
れ程必要としない。従って微細開口を持つレジストパタ
ーンを形成することが容易であり、得られた微細開口を
通して狭い領域に素子分離層を確実に形成することが可
能になる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る集積回路構造を示す。ここでは、図１３の例に対応さ
せて、ｐ-型シリコン基板１１に、低電圧系のｎチャネ
ルＭＯＳトランジスタＱＮ１，ＱＮ２とｐチャネルＭＯ
ＳトランジスタＱＰ１，ＱＰ２、及び高電圧系のｎチャ
ネルＭＯＳトランジスタＱＮ３，ＱＮ４を形成した構造
を示している。
【００２１】ｎチャネルの第１のＭＯＳトランジスタＱ
Ｎ１，ＱＮ２と、第２のＮＭＯＳトランジスタＱＮ３，
ＱＮ４に着目すると、前者はシリコン基板１１にイオン
注入により形成されたｐ型ウェル１４内に形成され、後
者はそれより低不純物濃度のシリコン基板１１に形成さ
れている。ｐ型ウェル１４は、第１のＭＯＳトランジス
タＱＮ１，ＱＮ２が形成される素子領域とこれに隣接す
る素子分離絶縁膜１２の直下の領域を含む範囲にまたが
って実質的に一定深さで形成されている。
【００２２】また、第２のＭＯＳトランジスタＱＮ３，
ＱＮ４の素子領域に隣接する素子分離絶縁膜１２の直下
にはｐ型素子分離層１５が形成されている。ｐ型素子分
離層１５とｐ型ウェル１４とは、素子領域の基板表面を
基準位置として実質的に同じ深さを有し、また実質的に
同じ不純物濃度を有する。これは、後に詳細に説明する
ように、ｐ型ウェル１４とｐ型素子分離層１５とが、素
子分離絶縁膜１２の形成前に同じイオン注入工程で作ら
れるためである。図１では、以上のトランジスタの他、
低電圧系のｐチャネルＭＯＳトランジスタＱＰ１，ＱＰ
２がｎ型ウェル１３内に形成されている。
【００２３】図２は、図１におけるｎ型ウェル１３内の
素子領域Ａとこれに隣接する素子分離領域Ｂ、ｐ型ウェ
ル１４内の素子領域Ｃとこれに隣接する素子分離領域
Ｄ、高電圧系トランジスタ回路の素子領域Ｅとこれに隣
接する素子分離領域Ｆの各不純物プロファイルを示して
いる。図に示すように、ＭＯＳトランジスタＱＮ１，Ｑ
Ｎ２が形成される素子領域Ｃとこれに隣接する素子分離
領域Ｄに形成されるｐ型ウェル１４は、素子領域の基板
表面からの深さが等しくｄであり、またＭＯＳトランジ
スタＱＮ３，ＱＮ４が形成される素子領域Ｅに隣接する
素子分離領域Ｆの素子分離層１５の素子領域基板表面か
らの深さも同じくｄである。
【００２４】この実施例の集積回路の製造工程を具体的
に、図３〜図１１を参照して説明する。図３に示すよう
に、シリコン基板１１にまずバッファ酸化膜２１を形成
し、この上にイオン注入マスクとして、リソグラフィに
よりレジストマスク２２を形成する。レジストマスクは
２２は、ｎ型ウェル１３の形成予定領域、即ち素子領域
Ａとこれに隣接する素子分離領域Ｂを含む予定領域に開
口２２ａを持つ。この開口２２ａを通してｎ型不純物を
イオン注入することにより、ｎ型ウェル１３を形成す
る。
【００２５】次いで、同じレジストマスク２２を用い
て、後に形成されるｐチャネルＭＯＳトランジスタＱＰ
１，ＱＰ２のしきい値を調整するために、ｐ型不純物を
イオン注入する。具体的にこの実施例の場合、このイオ
ン注入により、ＭＯＳトランジスタＱＰ１，ＱＰ２を埋
め込みチャネル型とするためのｐ型層２３を表面部に形
成する。但し、このチャネルイオン注入工程は、必要に
応じて行われる。
【００２６】次に、レジストマスク２２を除去した後、
改めてレジストを塗布しリソグラフィを行って、図４に
示すようにｐ型ウェル１４及びｐ型素子分離層１５を形
成するためのイオン注入マスクとなるレジストマスク２
４をパターン形成する。レジストマスク２４は、ｐ型ウ
ェル１４を形成する領域（即ち、トランジスタＱＮ１，
ＱＮ２を形成する素子領域Ｃとこれに隣接する素子分離
領域Ｄの予定領域）に対する開口２４ａと、素子分離層
１５を形成する領域（即ち、トランジスタＱＮ３，ＱＮ
４に隣接する素子分離領域Ｆの予定領域）に開口２４ｂ
を持つ。これらの開口２４ａ，２ｂを通してｐ型不純物
をイオン注入することにより、ｐ型ウェル１４及びｐ型
素子分離層１５を同時に形成する。更に、ｐ型ウェル１
４に形成されるＭＯＳトランジスタＱＮ１，ＱＮ２のし
きい値調整のために、同じレジストマスク２４を用いて
表面部にｐ型不純物をイオン注入し、ｐ型層２５を形成
する。このチャネルイオン注入工程も必要に応じて行わ
れる。
【００２７】図４に示すレジストマスク２４は、素子分
離絶縁膜が形成されていない段差のない基板面でリソグ
ラフィが行われる。しかも、ｐ型ウェル１４及び素子分
離層１５は、後に形成される素子分離絶縁膜の下に形成
することが必要であるが、素子分離絶縁膜が未だ形成さ
れていないため、イオン注入の加速電圧を従来法に比べ
て低くすることができる。従って、レジストマスク２４
を従来より薄くすることができる。これらの理由で、素
子分離層１５を形成するための微細な開口２４ｂを開け
るリソグラフィが簡単且つ確実に行われる。
【００２８】次に、レジストマスク２４を除去して、再
度図５に示すように、レジストマスク２６を形成する。
このレジストマスク２６は、高電圧系のＭＯＳトランジ
スタＱＮ３，ＱＮ４のしきい値調整用のイオン注入マス
クであり、ＭＯＳトランジスタＱＮ３，ＱＮ４の素子領
域Ｅ及びこれに隣接する素子分離領域Ｆに開口２６ａを
持つ。このレジストマスク２６を用いてｐ型不純物をイ
オン注入して、表面部にｐ型層２７を形成する。このチ
ャネルイオン注入は、ｐ型ウェル１４及びｐ型素子分離
層１５のイオン注入に比べて、低ドーズ量且つ低加速電
圧で行われる。但し、このチャネルイオン注入工程も不
可欠のものではなく、必要に応じて行われる。またこの
チャネルイオン注入のレジストマスクは、素子分離領域
Ｆには開口がなく、素子領域Ｅに対して開口を持つもの
であればよい。
【００２９】次にレジストマスク２６を除去した後、注
入不純物の活性化のための熱処理を行う。そしてバッフ
ァ酸化膜２１をエッチング除去した後、熱酸化により図
６に示すようにゲート酸化膜３１を形成し、ゲート電極
となる導電性多結晶シリコン膜３２を堆積し、更に素子
分離工程のマスク材となるシリコン窒化膜３３を堆積す
る。その後、図７に示すようにシリコン窒化膜３３をパ
ターニングし、シリコン窒化膜３３をマスクとして多結
晶シリコン膜３２、ゲート酸化膜３１、更に基板１１を
順次ＲＩＥによりエッチングして、素子分離用の溝３４
を形成する。これにより、基板１１に突出した状態で各
素子領域が形成される。
【００３０】その後、例えばシリコン酸化膜をＣＶＤに
より堆積し、これをシリコン窒化膜３３をストッパとす
るエッチバック又はＣＭＰ処理により後退させて平坦に
溝３４に埋め込んで、図８に示すように素子分離絶縁膜
１２とする。その後、シリコン窒化膜３３は除去する。
この後、図９に示すように、多結晶シリコン膜３２と共
にゲート電極となる導電性多結晶シリコン膜３５を堆積
する。そしてこれらの多結晶シリコン膜３５，３２をパ
ターニングして、図１０に示すようにゲート電極３７を
形成する。続いて各素子領域にイオン注入を行って、ソ
ース、ドレインとなるｐ型層３８、及びｎ型層３９，４
０を形成する。その後、図１に示すように、ＣＶＤによ
る層間絶縁膜１６を堆積し、これにコンタクト孔を開け
て、ソース、ドレインに接続されるＡｌ等の配線１７を
形成する。この後は図示しないが、パシベーション膜堆
積等の工程を経て、集積回路装置が完成する。
【００３１】なお実施例では、高電圧系ＭＯＳトランジ
スタＱＮ３，ＱＮ４は、低電圧系ＭＯＳトランジスタＱ
Ｎ１，Ｎ２に比べて素子領域の不純物濃度が低いだけ
で、他の条件は同じとしたが、必要に応じてゲート酸化
膜厚やチャネル長を異ならせることもできる。
【００３２】以上のようにこの実施例によると、ｐ型ウ
ェル１４及びｐ型素子分離層１５を形成するためのレジ
ストマスク２４をパターン形成するリソグラフィは、素
子分離絶縁膜が形成されていない平坦な基板面で行われ
る。またｐ型ウェル１４及び素子分離層１５のイオン注
入は、素子分離絶縁膜形成後に行う場合に比べて低加速
電圧で行うことができる。このため、レジストマスク２
４を従来より薄くすることができ、素子分離層１５を形
成するための微細な開口を開けるリソグラフィが容易に
なる。そして、図２に示したように、素子分離領域Ｆの
素子分離層１５の深さは、ｐ型ウェル１４内の素子領域
Ｃ及び素子分離領域Ｄと共に、素子領域の基板表面から
見て同じ深さｄで形成される。従って、低不純物濃度の
基板領域に形成される高電圧系ＭＯＳトランジスタＱＮ
３，ＱＮ４の分離特性は優れたものとなる。
【００３３】また、ｎ型ウェル１３及びｐ型ウェル１４
共に、それらの中の素子分離領域Ｂ，Ｄが基板表面から
見て素子領域Ａ，Ｃと同じ深さに形成されるから、素子
分離絶縁膜を通してイオン注入を行う従来法によるもの
と比べて、ｎ型ウェル１３及びｐ型ウェル１４の横方向
抵抗が小さいものとなる。これにより、ウェル電位の固
定が確実に行われる。
【００３４】図１１は、この発明の別の実施例による集
積回路装置の構造を、図１に対応させて示している。こ
の実施例では、高電圧系ＭＯＳトランジスタＱＮ３，Ｑ
Ｎ４を形成する素子領域及びこれに隣接する素子分離領
域に、ｐ型ウェル１９を形成している。このｐ型ウェル
１９は、素子分離絶縁膜１２の形成前のイオン注入によ
り形成される。但しこのｐ型ウェル１９は、低電圧系の
ＭＯＳトランジスタＱＮ１，ＱＮ２を形成するためのｐ
型ウェル１４に比べて低不純物濃度であるものとする。
この様に、高電圧系ＭＯＳトランジスタの領域にｐ型ウ
ェルが形成される場合であっても、先の実施例と同様に
ｐ型ウェル１４とｐ型素子分離層１５を同じイオン注入
工程で形成することにより、先の実施例と同様の効果が
得られる。
【００３５】図１２は、この発明の更に別の実施例によ
る集積回路装置の構造を、図１に対応させて示してい
る。この実施例では、先の実施例のｐ-型シリコン基板
１１に代わってｎ-型シリコン基板１１ａを用いて、こ
の基板領域に高電圧系のｐチャネルＭＯＳトランジスタ
ＱＰ３，ＱＰ４を形成する場合を示している。
【００３６】この実施例の場合、ＭＯＳトランジスタＱ
Ｐ３，ＱＰ４に隣接する素子分離領域には、ｎ型素子分
離層１５ａが形成される。このｎ型素子分離層１５ａ
は、低電圧系のｐチャネルＭＯＳトランジスタＱＰ１，
ＱＰ２を形成するためのｎ型ウェル１３と同時に、素子
分離絶縁膜１２の形成前にｎ型不純物をイオン注入する
ことにより形成される。これにより、ｎ型素子分離層１
５ａは、ｎ型ウェル１３と素子領域の基板表面からの深
さが実質的に同じになる。即ち、ｎ型ウェル１３とｎ型
素子分離層１５ａの濃度や深さ等の関係及び、これらの
形成工程を、先の実施例のｐ型ウェル１４とｐ型素子分
離層１５の関係と基本的に同様とする。これにより、こ
の実施例によっても、先の実施例と同様の効果が得られ
る。
【００３７】この発明は上記実施例に限られない。例え
ば実施例では、素子分離絶縁膜をＳＴＩによる埋め込み
絶縁膜としたが、ＬＯＣＯＳ法による素子分離絶縁膜を
用いる場合にもこの発明は有効である。
【００３８】
【発明の効果】以上述べたようにこの発明によれば、同
じ導電型で不純物濃度が異なる第１及び第２の素子領域
にそれぞれ第１及び第２のトランジスタを形成する際
に、低不純物濃度の第２の素子領域に形成される第２の
トランジスタに隣接する素子分離領域の第１導電型の素
子分離層と、第１のトランジスタが形成される第１の素
子領域を含む第１導電型ウェルとを、素子分離絶縁膜の
形成前にイオン注入により同時に形成することにより、
イオン注入マスクのリソグラフィが容易になり、低不純
物濃度の第２の素子領域に形成されるトランジスタの素
子分離特性が優れたものとなる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体集積回路装置
の断面構造を示す。
【図２】同半導体集積回路装置の各部の不純物プロファ
イルを示す。
【図３】同実施例のｎ型ウェル形成工程を示す断面図で
ある。
【図４】同実施例のｐ型ウェル及びｐ型素子分離層の形
成工程を示す断面図である。
【図５】同実施例の高電圧系トランジスタのチャネルイ
オン注入工程を示す断面図である。
【図６】同実施例のゲート酸化膜、多結晶シリコン膜及
びシリコン窒化膜の形成工程を示す断面図である。
【図７】同実施例の素子分離用溝の形成工程を示す断面
図である。
【図８】同実施例の素子分離絶縁膜の埋め込み工程を示
す断面図である。
【図９】同実施例の多結晶シリコン膜堆積の工程を示す
断面図である。
【図１０】同実施例のゲート電極パターニング工程を示
す断面図である。
【図１１】この発明の他の実施例による集積回路構造を
示す断面図である。
【図１２】この発明の他の実施例による集積回路構造を
示す断面図である。
【図１３】従来例の半導体集積回路構造を示す断面図で
ある。
【図１４】同従来例のｐ型ウェル及び素子分離層のイオ
ン注入工程を示す断面図である。
【符号の説明】
１１…ｐ-型シリコン基板、１２…素子分離絶縁膜、１
３…ｎ型ウェル、１４…ｐ型ウェル、１５…ｐ型素子分
離層、１６…層間絶縁膜、１７…配線、２１…バッファ
酸化膜、２２，２４，２６…レジストマスク、３１…ゲ
ート酸化膜、３２…多結晶シリコン膜、３３…シリコン
窒化膜、３４…溝、３５…多結晶シリコン膜、３７…ゲ
ート電極、３８，３９，４０…ソース、ドレイン拡散
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA13 AA35 AA44 AA77 AA84 AC01 BA01 CA03 CA17 CA24 CA25 5F048 AA04 BG01 BG12 BG14 BG15 BH07 DA10

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この半導体基板に素子分離絶縁膜により区画された第１
    導電型の第１の素子領域と、 前記半導体基板に前記素子分離絶縁膜により区画され
    た、第１導電型で前記第１の素子領域より低不純物濃度
    の第２の素子領域と、 これら第１及び第２の素子領域にそれぞれ形成された第
    ２導電チャネルの第１及び第２のトランジスタと、 前記半導体基板の前記第２の素子領域に隣接する素子分
    離絶縁膜下に形成された、前記第１の素子領域と実質的
    に同じ不純物濃度を有し、素子領域の基板表面からの深
    さが前記第１の素子領域と実質的に同じである第１導電
    型の素子分離層とを有することを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 前記半導体基板は第１導電型であり、 前記第１の素子領域は前記素子分離絶縁膜の形成前にイ
    オン注入により形成された第１導電型ウェル内に前記素
    子分離絶縁膜により区画されたものであり、 前記素子分離層は、前記第１導電型ウェルを形成するイ
    オン注入工程で同時に形成されたものであることを特徴
    とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記素子分離絶縁膜は、前記半導体基板
    に加工された溝に埋め込み形成されていることを特徴と
    する請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記半導体基板に前記素子分離絶縁膜に
    より区画された第２導電型の第３の素子領域が形成さ
    れ、この第３の素子領域に第１導電チャネルのトランジ
    スタが形成されていることを特徴とする請求項１記載の
    半導体集積回路装置。
  5. 【請求項５】 半導体基板の、第１導電型の第１の素子
    領域となる第１の予定領域、前記第１の素子領域に隣接
    する素子分離領域となる第２の予定領域、第１導電型で
    前記第１の素子領域より低不純物濃度である第２の素子
    領域となる第３の予定領域、及び前記第２の素子領域に
    隣接する素子分離領域となる第４の予定領域のうち、第
    １、第２及び第４の予定領域に開口を持つイオン注入マ
    スクを形成する工程と、 前記イオン注入マスクの開口を介して前記半導体基板に
    不純物をイオン注入して、前記第１の素子領域とこれに
    隣接する素子分離領域に第１導電型ウェル、及び前記第
    ２の素子領域に隣接する素子分離領域に第１導電型の素
    子分離層を同時に形成する工程と、 前記半導体基板の前記素子分離領域に素子分離絶縁膜を
    形成する工程と、 前記第１及び第２の素子領域にそれぞれ第２導電チャネ
    ルの第１及び第２のトランジスタを形成する工程とを有
    することを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 前記半導体基板は第１導電型であり、 前記第１導電型ウェル及び素子分離層を形成する工程
    は、第１導電型不純物をその後形成される前記素子分離
    絶縁膜の底部位置より深くイオン注入するものであるこ
    とを特徴とする請求項５記載の半導体集積回路装置の製
    造方法。
  7. 【請求項７】 半導体基板の、第１導電型の第１の素子
    領域となる第１の予定領域、前記第１の素子領域に隣接
    する素子分離領域となる第２の予定領域、第１導電型で
    前記第１の素子領域より低不純物濃度である第２の素子
    領域となる第３の予定領域、及び前記第２の素子領域に
    隣接する素子分離領域となる第４の予定領域のうち、第
    １、第２及び第４の予定領域に開口を持つ第１のイオン
    注入マスクを形成する工程と、 前記第１のイオン注入マスクの開口を介して前記半導体
    基板に不純物をイオン注入して、前記第１の素子領域と
    これに隣接する素子分離領域に第１導電型ウェル、及び
    前記第２の素子領域に隣接する素子分離領域に第１導電
    型の素子分離層を同時に形成する第１のイオン注入工程
    と、 前記半導体基板の前記第３の予定領域に開口を持つ第２
    のイオン注入マスクを形成する工程と、 前記第２のイオン注入マスクの開口を介して前記半導体
    基板に前記第１のイオン注入工程より低ドーズ量で浅く
    第１導電型不純物をイオン注入する第２のイオン注入工
    程と、 前記半導体基板の前記素子分離領域に素子分離絶縁膜を
    形成する工程と、 前記第１及び第２の素子領域にそれぞれ第２導電チャネ
    ルの第１及び第２のトランジスタを形成する工程とを有
    することを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 前記第１のイオン注入工程は、第１導電
    型不純物をその後形成される前記素子分離絶縁膜の底部
    位置より深くイオン注入するものであり、 前記第２のイオン注入工程は、前記第２のトランジスタ
    のしきい値制御のためのチャネルイオン注入であること
    を特徴とする請求項７記載の半導体集積回路装置の製造
    方法。
  9. 【請求項９】 前記素子分離絶縁膜の形成工程は、前記
    半導体基板に溝を加工する工程と、この溝に素子分離絶
    縁膜を埋め込む工程とを有することを特徴とする請求項
    ５又は７に記載の半導体集積回路装置の製造方法。
  10. 【請求項１０】 前記素子分離絶縁膜を形成する前に、
    前記半導体基板の、第２導電型の第３の素子領域となる
    第５の予定領域、及びこの第３の素子領域に隣接する素
    子分離領域となる第６の予定領域に開口を持つイオン注
    入マスクを形成する工程、及びこのイオン注入マスクの
    開口を介して前記半導体基板に第２導電型不純物をイオ
    ン注入して、前記第３の素子領域とこれに隣接する素子
    分離領域に第２導電型ウェルを形成する工程を有し、更
    に前記素子分離絶縁膜を形成した後、前記第２導電型ウ
    ェルに第１導電チャネルのトランジスタを形成する工程
    を有することを特徴とする請求項５又は７に記載の半導
    体集積回路装置の製造方法。
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