JP2003258120A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/8232—Field-effect technology
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- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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Abstract
(57)【要約】 （修正有）
【課題】 駆動電圧が異なる高耐圧トランジスタと低耐
圧トランジスタとを同一基板に有する半導体装置の製造
方法を提供する。 【解決手段】 半導体装置の製造方法は、（ａ）第１導
電型の半導体基板１０の所定領域に第２導電型の不純物
を導入して、第１不純物層２０ａおよび第２不純物層３
０ａを形成し、（ｂ）第２不純物層の領域に、第２導電
型の不純物をさらに導入して第３不純物層３０ｂを形成
し、（ｃ）熱処理により、第１不純物層２０ａおよび第
３不純物層３０ｂの不純物を拡散させて、第２導電型の
第１ウェル２０と、該第１ウェル２０より不純物濃度の
高い第２導電型の第２ウェル３０とを形成すること、を
含む。
圧トランジスタとを同一基板に有する半導体装置の製造
方法を提供する。 【解決手段】 半導体装置の製造方法は、（ａ）第１導
電型の半導体基板１０の所定領域に第２導電型の不純物
を導入して、第１不純物層２０ａおよび第２不純物層３
０ａを形成し、（ｂ）第２不純物層の領域に、第２導電
型の不純物をさらに導入して第３不純物層３０ｂを形成
し、（ｃ）熱処理により、第１不純物層２０ａおよび第
３不純物層３０ｂの不純物を拡散させて、第２導電型の
第１ウェル２０と、該第１ウェル２０より不純物濃度の
高い第２導電型の第２ウェル３０とを形成すること、を
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置の製造方法に関する。
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例えば
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
【０００３】本発明の目的は、駆動電圧が異なる高耐圧
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置の製造方法を提供することにある。
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、（ａ）第１導電型の半導体基板の所定
領域に第２導電型の不純物を導入して、第１不純物層お
よび第２不純物層を形成し、（ｂ）前記第２不純物層の
領域に、第２導電型の不純物をさらに導入して第３不純
物層を形成し、（ｃ）熱処理により、前記第１不純物層
および前記第３不純物層の不純物を拡散させて、第２導
電型の第１ウェルと、該第１ウェルより不純物濃度の高
い第２導電型の第２ウェルとを形成すること、を含む。
置の製造方法は、（ａ）第１導電型の半導体基板の所定
領域に第２導電型の不純物を導入して、第１不純物層お
よび第２不純物層を形成し、（ｂ）前記第２不純物層の
領域に、第２導電型の不純物をさらに導入して第３不純
物層を形成し、（ｃ）熱処理により、前記第１不純物層
および前記第３不純物層の不純物を拡散させて、第２導
電型の第１ウェルと、該第１ウェルより不純物濃度の高
い第２導電型の第２ウェルとを形成すること、を含む。
【０００５】本発明の製造方法においては、前記工程
（ａ）で第１不純物層を形成し、前記工程（ａ）および
（ｂ）で第３不純物層を形成し、前記工程（ｃ）で前記
第１不純物層および前記第３不純物層の不純物を熱処理
で拡散させることにより、前記第１ウェルと、該第１ウ
ェルより不純物濃度の高い前記第２ウェルとを同時に形
成することができる。前記半導体基板に不純物を導入す
る方法としては、イオン注入を用いることができる。
（ａ）で第１不純物層を形成し、前記工程（ａ）および
（ｂ）で第３不純物層を形成し、前記工程（ｃ）で前記
第１不純物層および前記第３不純物層の不純物を熱処理
で拡散させることにより、前記第１ウェルと、該第１ウ
ェルより不純物濃度の高い前記第２ウェルとを同時に形
成することができる。前記半導体基板に不純物を導入す
る方法としては、イオン注入を用いることができる。
【０００６】本発明においては、前記工程（ａ）におい
て、前記半導体基板の上に、酸化に対してマスク機能を
有する耐酸化層を選択的に形成し、該耐酸化層を第１マ
スクとして前記半導体基板に前記第２導電型の不純物を
導入して、前記第１不純物層および前記第２不純物層を
形成し、前記工程（ｂ）において、前記耐酸化層と該耐
酸化層の上に形成されたレジスト層とを第２マスクとし
て、前記第２不純物層の領域に前記第２導電型の不純物
をさらに導入して前記第３不純物層を形成すること、が
できる。
て、前記半導体基板の上に、酸化に対してマスク機能を
有する耐酸化層を選択的に形成し、該耐酸化層を第１マ
スクとして前記半導体基板に前記第２導電型の不純物を
導入して、前記第１不純物層および前記第２不純物層を
形成し、前記工程（ｂ）において、前記耐酸化層と該耐
酸化層の上に形成されたレジスト層とを第２マスクとし
て、前記第２不純物層の領域に前記第２導電型の不純物
をさらに導入して前記第３不純物層を形成すること、が
できる。
【０００７】この方法によれば、前記耐酸化層を第１マ
スクおよび第２マスクの一部として兼用することがで
き、マスクの形成工程を少なくできる。そして、前記第
２不純物層と前記第３不純物層の形成では、不純物の導
入時に前記耐酸化層をマスクとして兼用しているので、
２回にわたる不純物のイオン注入においてマスクずれが
ない。したがって、前記第２不純物層の領域に精度よく
不純物を導入して、前記第３不純物層を自己整合的に形
成することができる。
スクおよび第２マスクの一部として兼用することがで
き、マスクの形成工程を少なくできる。そして、前記第
２不純物層と前記第３不純物層の形成では、不純物の導
入時に前記耐酸化層をマスクとして兼用しているので、
２回にわたる不純物のイオン注入においてマスクずれが
ない。したがって、前記第２不純物層の領域に精度よく
不純物を導入して、前記第３不純物層を自己整合的に形
成することができる。
【０００８】本発明において、前記耐酸化層をマスクと
して、前記半導体基板の表面を選択酸化することにより
ＬＯＣＯＳ層を形成し、前記耐酸化層を除去した後、前
記ＬＯＣＯＳ層をマスクとして前記半導体基板に第１導
電型の不純物を導入することにより、該半導体基板に第
３ウェルを形成すること、ができる。このプロセスによ
れば、ツインウェルを構成する、第１ウェルまたは第２
ウェルと第３ウェルとを自己整合的に形成することがで
きる。
して、前記半導体基板の表面を選択酸化することにより
ＬＯＣＯＳ層を形成し、前記耐酸化層を除去した後、前
記ＬＯＣＯＳ層をマスクとして前記半導体基板に第１導
電型の不純物を導入することにより、該半導体基板に第
３ウェルを形成すること、ができる。このプロセスによ
れば、ツインウェルを構成する、第１ウェルまたは第２
ウェルと第３ウェルとを自己整合的に形成することがで
きる。
【０００９】本発明においては、前記第１ウェル内に第
１導電型の第４ウェルを形成することができる。そし
て、前記第２ウェルに第１導電型の低耐圧トランジスタ
を形成し、前記第４ウェルに第２導電型の低耐圧トラン
ジスタを形成し、前記第１ウェルに第１導電型の高耐圧
トランジスタを形成し、前記第３ウェルに第２導電型の
高耐圧トランジスタを形成することができる。
１導電型の第４ウェルを形成することができる。そし
て、前記第２ウェルに第１導電型の低耐圧トランジスタ
を形成し、前記第４ウェルに第２導電型の低耐圧トラン
ジスタを形成し、前記第１ウェルに第１導電型の高耐圧
トランジスタを形成し、前記第３ウェルに第２導電型の
高耐圧トランジスタを形成することができる。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１１】図１〜図６は、本実施の形態にかかる半導
体装置の製造方法を模式的に示す断面図である。
体装置の製造方法を模式的に示す断面図である。
【００１２】（Ａ）図１に示すように、第１導電型（こ
の例ではＰ型）の半導体（シリコン）基板１０を熱酸化
することにより、半導体基板１０の表面に厚さ４０ｎｍ
程度の酸化シリコン層１２を形成する。その後、この酸
化シリコン層１２上に、厚さ１４０〜１６０ｎｍの耐酸
化層としての窒化シリコン層１４を形成する。ついで、
この窒化シリコン層１４上にレジスト層Ｒ１００を形成
する。このレジスト層Ｒ１００は、Ｎ型の第１ウェルお
よび第２ウェルに対応する位置に開口部が形成されるよ
うにパターニングされる。ついで、レジスト層Ｒ１００
をマスクとして窒化シリコン層１４をエッチングする。
ついで、レジスト層Ｒ１００および窒化シリコン層（第
１マスク）１４をマスクとして、半導体基板１０に例え
ばリンイオンを注入し、第２導電型（この例ではＮ型）
の第１不純物層２０ａおよび第２不純物層３０ａを形成
する。
の例ではＰ型）の半導体（シリコン）基板１０を熱酸化
することにより、半導体基板１０の表面に厚さ４０ｎｍ
程度の酸化シリコン層１２を形成する。その後、この酸
化シリコン層１２上に、厚さ１４０〜１６０ｎｍの耐酸
化層としての窒化シリコン層１４を形成する。ついで、
この窒化シリコン層１４上にレジスト層Ｒ１００を形成
する。このレジスト層Ｒ１００は、Ｎ型の第１ウェルお
よび第２ウェルに対応する位置に開口部が形成されるよ
うにパターニングされる。ついで、レジスト層Ｒ１００
をマスクとして窒化シリコン層１４をエッチングする。
ついで、レジスト層Ｒ１００および窒化シリコン層（第
１マスク）１４をマスクとして、半導体基板１０に例え
ばリンイオンを注入し、第２導電型（この例ではＮ型）
の第１不純物層２０ａおよび第２不純物層３０ａを形成
する。
【００１３】（Ｂ）図２に示すように、窒化シリコン層
１４および酸化シリコン層１２の上にレジスト層Ｒ２０
０を形成する。このレジスト層Ｒ２００は、少なくとも
第１不純物層２０ａを覆うように形成される。この例の
場合、レジスト層Ｒ２００は、窒化シリコン層１４の上
にも形成されている。そして、第２不純物層３０ａ（図
１参照）に対応する開口部は窒化シリコン層１４によっ
て確保されているので、第２不純物層３０ａに対応する
レジスト層Ｒ２００の開口部は、窒化シリコン層１４の
開口部より大きくてよい。したがって、レジスト層Ｒ２
００の開口部のパターニングは高い精度が要求されず、
レジスト層Ｒ２００のパターニングが容易となる。
１４および酸化シリコン層１２の上にレジスト層Ｒ２０
０を形成する。このレジスト層Ｒ２００は、少なくとも
第１不純物層２０ａを覆うように形成される。この例の
場合、レジスト層Ｒ２００は、窒化シリコン層１４の上
にも形成されている。そして、第２不純物層３０ａ（図
１参照）に対応する開口部は窒化シリコン層１４によっ
て確保されているので、第２不純物層３０ａに対応する
レジスト層Ｒ２００の開口部は、窒化シリコン層１４の
開口部より大きくてよい。したがって、レジスト層Ｒ２
００の開口部のパターニングは高い精度が要求されず、
レジスト層Ｒ２００のパターニングが容易となる。
【００１４】ついで、窒化シリコン層１４とレジスト層
Ｒ２００とを第２マスクとして、第２不純物層３０ａの
領域にＮ型の不純物として例えばリンイオンをさらにイ
オン注入し、第３不純物層３０ｂを形成する。このよう
に、第３不純物層３０ｂは、前記工程（Ａ）で導入され
た不純物と、この工程（Ｂ）で導入された不純物とを含
む。したがって、第３不純物層３０ｂの不純物濃度は、
前記工程（Ａ）のみのイオン注入で形成された第１不純
物層２０ａの不純物濃度より高くなる。
Ｒ２００とを第２マスクとして、第２不純物層３０ａの
領域にＮ型の不純物として例えばリンイオンをさらにイ
オン注入し、第３不純物層３０ｂを形成する。このよう
に、第３不純物層３０ｂは、前記工程（Ａ）で導入され
た不純物と、この工程（Ｂ）で導入された不純物とを含
む。したがって、第３不純物層３０ｂの不純物濃度は、
前記工程（Ａ）のみのイオン注入で形成された第１不純
物層２０ａの不純物濃度より高くなる。
【００１５】（Ｃ）図２および図３に示すように、レジ
スト層Ｒ２００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の第１不純物層２０ａおよび第３不純物層３０
ｂ上に厚さ５００ｎｍ程度のＬＯＣＯＳ層１６を形成す
る。ついで、窒化シリコン層１４を除去した後、ＬＯＣ
ＯＳ層１６をマスクとして半導体基板１０にボロンイオ
ンを注入し、低濃度のＰ型の不純物層４０ａを形成す
る。
スト層Ｒ２００を除去した後、窒化シリコン層１４を耐
酸化マスクとして半導体基板１０を熱酸化することによ
り、Ｎ型の第１不純物層２０ａおよび第３不純物層３０
ｂ上に厚さ５００ｎｍ程度のＬＯＣＯＳ層１６を形成す
る。ついで、窒化シリコン層１４を除去した後、ＬＯＣ
ＯＳ層１６をマスクとして半導体基板１０にボロンイオ
ンを注入し、低濃度のＰ型の不純物層４０ａを形成す
る。
【００１６】（Ｄ）図３および図４に示すように、酸化
シリコン層１２およびＬＯＣＯＳ層１６を除去した後、
半導体基板１０上に熱酸化によって厚さ４０ｎｍ程度の
酸化シリコン層１８を形成する。ついで、Ｎ型の第１不
純物層２０ａ、第３不純物層３０ｂおよびＰ型の不純物
層４０ａにおける不純物を熱処理により拡散（ドライブ
イン）させることにより、Ｎ型の第１ウェル２０とＮ型
の第２ウェル３０とＰ型の第３ウェル４０とを形成す
る。これらのウェルの不純物濃度については後述する。
シリコン層１２およびＬＯＣＯＳ層１６を除去した後、
半導体基板１０上に熱酸化によって厚さ４０ｎｍ程度の
酸化シリコン層１８を形成する。ついで、Ｎ型の第１不
純物層２０ａ、第３不純物層３０ｂおよびＰ型の不純物
層４０ａにおける不純物を熱処理により拡散（ドライブ
イン）させることにより、Ｎ型の第１ウェル２０とＮ型
の第２ウェル３０とＰ型の第３ウェル４０とを形成す
る。これらのウェルの不純物濃度については後述する。
【００１７】（Ｅ）図５に示すように、公知の方法によ
ってＮ型の第１ウェル２０内にＰ型の第４ウェル５０を
形成する。具体的には、酸化シリコン層１９上に、第４
ウェルに対応する位置に開口部を有するレジスト層（図
示せず）を形成する。このレジスト層をマスクとして、
Ｎ型の第１ウェル２０の所定領域にボロンイオンを注入
した後、熱処理を行って高濃度のＰ型の第４ウェル５０
を形成する。
ってＮ型の第１ウェル２０内にＰ型の第４ウェル５０を
形成する。具体的には、酸化シリコン層１９上に、第４
ウェルに対応する位置に開口部を有するレジスト層（図
示せず）を形成する。このレジスト層をマスクとして、
Ｎ型の第１ウェル２０の所定領域にボロンイオンを注入
した後、熱処理を行って高濃度のＰ型の第４ウェル５０
を形成する。
【００１８】このようにして、Ｐ型の半導体基板１０に
は、Ｎ型の第１ウェル２０と、Ｎ型の第２ウェル３０
と、Ｐ型の第３ウェル４０とが形成される。さらに、第
１ウェル２０内には、Ｐ型の第４ウェル５０が形成され
る。
は、Ｎ型の第１ウェル２０と、Ｎ型の第２ウェル３０
と、Ｐ型の第３ウェル４０とが形成される。さらに、第
１ウェル２０内には、Ｐ型の第４ウェル５０が形成され
る。
【００１９】（Ｆ）図６に示すように、素子分離絶縁層
（図示せず）、ゲート絶縁層、ゲート電極およびソース
／ドレイン層などを公知の方法により形成して、所定の
トランジスタを形成する。具体的には、第２ウェル３０
および第４ウェル５０には、低耐圧トランジスタが形成
され、第１ウェル２０および第３ウェル４０には、高耐
圧トランジスタが形成される。
（図示せず）、ゲート絶縁層、ゲート電極およびソース
／ドレイン層などを公知の方法により形成して、所定の
トランジスタを形成する。具体的には、第２ウェル３０
および第４ウェル５０には、低耐圧トランジスタが形成
され、第１ウェル２０および第３ウェル４０には、高耐
圧トランジスタが形成される。
【００２０】すなわち、第２ウェル３０には、Ｐチャネ
ル型の低耐圧トランジスタ１００ＰＬが形成されてい
る。低耐圧トランジスタ１００ＰＬは、Ｐ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
ル型の低耐圧トランジスタ１００ＰＬが形成されてい
る。低耐圧トランジスタ１００ＰＬは、Ｐ型の不純物層
からなるソース／ドレイン層３２ａ，３２ｂと、ゲート
絶縁層３４と、ゲート電極３６とを有する。
【００２１】第４ウェル５０には、Ｎチャネル型の低耐
圧トランジスタ２００ＮＬが形成されている。低耐圧ト
ランジスタ２００ＮＬは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
圧トランジスタ２００ＮＬが形成されている。低耐圧ト
ランジスタ２００ＮＬは、Ｎ型の不純物層からなるソー
ス／ドレイン層５２ａ，５２ｂと、ゲート絶縁層５４
と、ゲート電極５６とを有する。
【００２２】第１ウェル２０には、Ｐチャネル型の高耐
圧トランジスタ３００ＰＨが形成されている。高耐圧ト
ランジスタ３００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
圧トランジスタ３００ＰＨが形成されている。高耐圧ト
ランジスタ３００ＰＨは、Ｐ型の不純物層からなるソー
ス／ドレイン層２２ａ，２２ｂと、ゲート絶縁層２４
と、ゲート電極２６とを有する。
【００２３】第３ウェル４０には、Ｎチャネル型の高耐
圧トランジスタ４００ＮＨが形成されている。高耐圧ト
ランジスタ４００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層４４
と、ゲート電極４６とを有する。
圧トランジスタ４００ＮＨが形成されている。高耐圧ト
ランジスタ４００ＮＨは、Ｎ型の不純物層からなるソー
ス／ドレイン層４２ａ，４２ｂと、ゲート絶縁層４４
と、ゲート電極４６とを有する。
【００２４】低耐圧トランジスタ１００ＰＬ，２００Ｎ
Ｌは、例えば１．８〜５Ｖの駆動電圧で駆動される。高
耐圧トランジスタ３００ＰＨ，４００ＮＨは、低耐圧ト
ランジスタ１００ＰＬ，２００ＮＬに比べてかなり高い
駆動電圧、たとえば２０〜６０Ｖの駆動電圧で駆動され
る。低耐圧トランジスタ１００ＰＬ，２００ＮＬと高耐
圧トランジスタ３００ＰＨ，４００ＮＨとの耐圧を対比
すると、（高耐圧トランジスタの耐圧）／（低耐圧トラ
ンジスタの耐圧）は、たとえば３〜６０である。ここ
で、「耐圧」とは、代表的にはドレイン耐圧を意味す
る。
Ｌは、例えば１．８〜５Ｖの駆動電圧で駆動される。高
耐圧トランジスタ３００ＰＨ，４００ＮＨは、低耐圧ト
ランジスタ１００ＰＬ，２００ＮＬに比べてかなり高い
駆動電圧、たとえば２０〜６０Ｖの駆動電圧で駆動され
る。低耐圧トランジスタ１００ＰＬ，２００ＮＬと高耐
圧トランジスタ３００ＰＨ，４００ＮＨとの耐圧を対比
すると、（高耐圧トランジスタの耐圧）／（低耐圧トラ
ンジスタの耐圧）は、たとえば３〜６０である。ここ
で、「耐圧」とは、代表的にはドレイン耐圧を意味す
る。
【００２５】本実施の形態において、各ウェルの構成
は、各ウェル内に設けられるトランジスタの耐圧および
しきい値、各ウェル間の接合耐圧およびパンチスルー耐
圧などを考慮して形成される。
は、各ウェル内に設けられるトランジスタの耐圧および
しきい値、各ウェル間の接合耐圧およびパンチスルー耐
圧などを考慮して形成される。
【００２６】まず、ウェルの不純物濃度について述べ
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第４ウェル５０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第３ウェル
４０における不純物濃度より高く設定される。これによ
り、各ウェルの不純物濃度を各トランジスタの駆動電圧
および耐圧に応じて適切に設定できる。第２ウェル３０
および第４ウェル５０の不純物濃度は、例えば表面濃度
で４．０×１０16〜７．０×１０17ａｔｏｍｓ／ｃｍ3
である。また、第１ウェル２０および第３ウェル４０の
不純物濃度は、例えば表面濃度で８．０×１０15〜４．
０×１０16ａｔｏｍｓ／ｃｍ3である。
る。低耐圧トランジスタが形成される第２ウェル３０お
よび第４ウェル５０における不純物濃度は、高耐圧トラ
ンジスタが形成される第１ウェル２０および第３ウェル
４０における不純物濃度より高く設定される。これによ
り、各ウェルの不純物濃度を各トランジスタの駆動電圧
および耐圧に応じて適切に設定できる。第２ウェル３０
および第４ウェル５０の不純物濃度は、例えば表面濃度
で４．０×１０16〜７．０×１０17ａｔｏｍｓ／ｃｍ3
である。また、第１ウェル２０および第３ウェル４０の
不純物濃度は、例えば表面濃度で８．０×１０15〜４．
０×１０16ａｔｏｍｓ／ｃｍ3である。
【００２７】例えば、第１ウェル２０の深さは１０〜２
０μｍであり、第４ウェル５０の深さは３〜１０μｍで
ある。第１ウェル２０の深さと、第４ウェル５０の深さ
とを対比すると、両者の深さの比は、たとえば２〜５で
ある。
０μｍであり、第４ウェル５０の深さは３〜１０μｍで
ある。第１ウェル２０の深さと、第４ウェル５０の深さ
とを対比すると、両者の深さの比は、たとえば２〜５で
ある。
【００２８】図６に示す各トランジスタは、図示しない
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＰＨ，４００ＮＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
素子分離絶縁層によって分離されている。そして、各高
耐圧トランジスタ３００ＰＨ，４００ＮＨは、例えば、
ゲート電極がソース／ドレイン層と重なりをもたない、
いわゆるオフセットゲート構造を有することができる。
以下に述べる例では、各高耐圧トランジスタは、ＬＯＣ
ＯＳオフセット構造を有する。すなわち、各高耐圧トラ
ンジスタは、ゲート電極と、ソース／ドレイン層との間
にオフセット領域が設けられている。このオフセット領
域は、半導体基板上の所定領域に設けられたオフセット
ＬＯＣＯＳ層の下の低濃度不純物層から構成されてい
る。
【００２９】図７は、オフセットゲート構造の例として
高耐圧トランジスタ３００ＰＨの構造を示す断面図であ
る。図８は、高耐圧トランジスタ３００ＰＨの要部を示
す平面図である。
高耐圧トランジスタ３００ＰＨの構造を示す断面図であ
る。図８は、高耐圧トランジスタ３００ＰＨの要部を示
す平面図である。
【００３０】Ｐチャネル型の高耐圧トランジスタ３００
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極２６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
ＰＨは、Ｎ型の第１ウェル２０上に設けられたゲート絶
縁層２４と、このゲート絶縁層２４上に形成されたゲー
ト電極２６と、ゲート絶縁層２４の周囲に設けられたオ
フセットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣ
ＯＳ層６５ａの下に形成されたＰ型の低濃度不純物層か
らなるオフセット不純物層５７ａと、オフセットＬＯＣ
ＯＳ層６５ａの外側に設けられた、ソース／ドレイン層
２２ａ，２２ｂとを有する。
【００３１】高耐圧トランジスタ３００ＰＨと隣り合う
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
トランジスタとは、素子分離ＬＯＣＯＳ層（素子分離絶
縁層）６５ｂによって電気的に分離されている。そし
て、図示のＮ型の第１ウェル２０内においては、素子分
離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度不純物層か
らなるチャネルストッパ層６３ｃが形成されている。ウ
ェルコンタクト層２７は、ソース／ドレイン層２２ｂ
と、ＬＯＣＯＳ層６５ｃによって分離されている。ＬＯ
ＣＯＳ層６５ｃの下には、図示しないチャネルストッパ
層を形成することができる。
【００３２】各高耐圧トランジスタがＬＯＣＯＳオフセ
ット構造を有することにより、ドレイン耐圧が大きく、
高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセ
ットＬＯＣＯＳ層６５ａの下に低濃度不純物層からなる
オフセット不純物層５７ａを設けることにより、オフセ
ットＬＯＣＯＳ層がない場合に比べてオフセット不純物
層５７ａをチャネル領域に対して相対的に深くできる。
その結果、トランジスタのＯＦＦ状態のときに、このオ
フセット不純物層５７ａによって深い空乏層が形成で
き、ドレイン電極の近傍の電界を緩和してドレイン耐圧
を高めることができる。
ット構造を有することにより、ドレイン耐圧が大きく、
高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセ
ットＬＯＣＯＳ層６５ａの下に低濃度不純物層からなる
オフセット不純物層５７ａを設けることにより、オフセ
ットＬＯＣＯＳ層がない場合に比べてオフセット不純物
層５７ａをチャネル領域に対して相対的に深くできる。
その結果、トランジスタのＯＦＦ状態のときに、このオ
フセット不純物層５７ａによって深い空乏層が形成で
き、ドレイン電極の近傍の電界を緩和してドレイン耐圧
を高めることができる。
【００３３】本実施の形態においては、前記工程（Ａ）
で第１不純物層２０ａを形成し、前記工程（Ａ）および
（Ｂ）で第２不純物３０ａをへた後、第３不純物層３０
ｂを形成する。ついで前記工程（Ｄ）で第１不純物層２
０ａおよび第３不純物層３０ｂの不純物を熱処理で拡散
させることにより、第１ウェル２０と、第１ウェル２０
より不純物濃度の高い第２ウェル３０とを同時に形成す
ることができる。
で第１不純物層２０ａを形成し、前記工程（Ａ）および
（Ｂ）で第２不純物３０ａをへた後、第３不純物層３０
ｂを形成する。ついで前記工程（Ｄ）で第１不純物層２
０ａおよび第３不純物層３０ｂの不純物を熱処理で拡散
させることにより、第１ウェル２０と、第１ウェル２０
より不純物濃度の高い第２ウェル３０とを同時に形成す
ることができる。
【００３４】本実施の形態においては、前記工程（Ａ）
において、半導体基板１０の上に、酸化に対してマスク
機能を有する窒化シリコン層１４からなる耐酸化層を選
択的に形成する。この窒化シリコン層１４を第１マスク
として半導体基板１０にＮ型の不純物を導入して、第１
不純物層２０ａおよび第２不純物層３０ａを形成する。
ついで、前記工程（Ｂ）において、窒化シリコン層１４
とレジスト層Ｒ１００とを第２マスクとして、第２不純
物層３０ａの領域にＮ型の不純物をさらにイオン注入し
て第３不純物層３０ｂを形成することができる。
において、半導体基板１０の上に、酸化に対してマスク
機能を有する窒化シリコン層１４からなる耐酸化層を選
択的に形成する。この窒化シリコン層１４を第１マスク
として半導体基板１０にＮ型の不純物を導入して、第１
不純物層２０ａおよび第２不純物層３０ａを形成する。
ついで、前記工程（Ｂ）において、窒化シリコン層１４
とレジスト層Ｒ１００とを第２マスクとして、第２不純
物層３０ａの領域にＮ型の不純物をさらにイオン注入し
て第３不純物層３０ｂを形成することができる。
【００３５】この方法によれば、窒化シリコン層１４を
第１マスクおよび第２マスクの一部として兼用すること
ができ、マスクの形成工程を少なくできる。そして、第
２不純物層３０ａおよび第３不純物層３０ｂの形成工程
では、不純物の導入時に窒化シリコン層１４をマスクと
して兼用しているので、２回にわたる不純物のイオン注
入においてマスクずれがない。したがって、所定の領域
に複数回のイオン注入によって不純物を導入して、第３
不純物層３０ｂを高い位置精度で形成することができ
る。
第１マスクおよび第２マスクの一部として兼用すること
ができ、マスクの形成工程を少なくできる。そして、第
２不純物層３０ａおよび第３不純物層３０ｂの形成工程
では、不純物の導入時に窒化シリコン層１４をマスクと
して兼用しているので、２回にわたる不純物のイオン注
入においてマスクずれがない。したがって、所定の領域
に複数回のイオン注入によって不純物を導入して、第３
不純物層３０ｂを高い位置精度で形成することができ
る。
【００３６】本実施の形態においては、前記工程（Ｃ）
で、窒化シリコン層１４をマスクとして、半導体基板１
０の表面を選択酸化することによりＬＯＣＯＳ層１６を
形成する。ついで、窒化シリコン層１４を除去した後、
ＬＯＣＯＳ層１６をマスクとして半導体基板１０にＰ型
の不純物を導入し、熱処理することにより、第３ウェル
４０を形成することができる。この方法によれば、ツイ
ンウェルを構成する、第１ウェルまたは第２ウェル（こ
の例では第２ウェル３０）と第３ウェル４０とを自己整
合的に形成することができる。
で、窒化シリコン層１４をマスクとして、半導体基板１
０の表面を選択酸化することによりＬＯＣＯＳ層１６を
形成する。ついで、窒化シリコン層１４を除去した後、
ＬＯＣＯＳ層１６をマスクとして半導体基板１０にＰ型
の不純物を導入し、熱処理することにより、第３ウェル
４０を形成することができる。この方法によれば、ツイ
ンウェルを構成する、第１ウェルまたは第２ウェル（こ
の例では第２ウェル３０）と第３ウェル４０とを自己整
合的に形成することができる。
【００３７】さらに、本実施の形態によれば、工程
（Ｄ）の熱処理によって、第１不純物層２０ａ、第３不
純物層３０ｂおよび不純物層４０ａの不純物をそれぞれ
拡散させて、Ｎ型の第１ウェル２０、Ｎ型の第２ウェル
３０およびＰ型の第３ウェル４０を同時に形成すること
ができる。
（Ｄ）の熱処理によって、第１不純物層２０ａ、第３不
純物層３０ｂおよび不純物層４０ａの不純物をそれぞれ
拡散させて、Ｎ型の第１ウェル２０、Ｎ型の第２ウェル
３０およびＰ型の第３ウェル４０を同時に形成すること
ができる。
【００３８】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ま
た、半導体装置の層構造あるいは平面構造はデバイスの
設計によって上記実施の形態と異なる構造を取りうる。
【図１】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図７】本発明の実施の形態に係る製造方法によって形
成された半導体装置の高耐圧トランジスタの構造例を示
す断面図である。
成された半導体装置の高耐圧トランジスタの構造例を示
す断面図である。
【図８】図７に示す高耐圧トランジスタの要部を示す平
面図である。
面図である。
１０ 半導体基板
１２ 酸化シリコン層
１４ 窒化シリコン層
１６ ＬＯＣＯＳ層
１８，１９ 酸化シリコン層
２０ 第１ウェル
２２ａ，２２ｂ ソース／ドレイン層
２４ ゲート絶縁層
２６ ゲート電極
３０ 第２ウェル
３２ａ，３２ｂ ソース／ドレイン層
３４ ゲート絶縁層
３６ ゲート電極
４０ 第３ウェル
４２ａ，４２ｂ ソース／ドレイン層
４４ ゲート絶縁層
４６ ゲート電極
５０ 第４ウェル
５２ａ，５２ｂ ソース／ドレイン層
５４ ゲート絶縁層
５６ ゲート電極
１００ＰＬ，２００ＮＬ 低耐圧トランジスタ
３００ＰＨ，４００ＮＨ 高耐圧トランジスタ
Ｒ１００，Ｒ２００ レジスト層
Claims (6)
- 【請求項１】 （ａ）第１導電型の半導体基板の所定領
域に第２導電型の不純物を導入して、第１不純物層およ
び第２不純物層を形成し、 （ｂ）前記第２不純物層の領域に、第２導電型の不純物
をさらに導入して第３不純物層を形成し、 （ｃ）熱処理により、前記第１不純物層および前記第３
不純物層の不純物を拡散させて、第２導電型の第１ウェ
ルと、該第１ウェルより不純物濃度の高い第２導電型の
第２ウェルとを形成すること、を含む、半導体装置の製
造方法。 - 【請求項２】 請求項１において、 前記工程（ａ）において、前記半導体基板の上に、酸化
に対してマスク機能を有する耐酸化層を選択的に形成
し、該耐酸化層を第１マスクとして前記半導体基板に前
記第２導電型の不純物を導入して、前記第１不純物層お
よび前記第２不純物層を形成し、 前記工程（ｂ）において、前記耐酸化層と該耐酸化層の
上に形成されたレジスト層とを第２マスクとして、前記
第２不純物層の領域に前記第２導電型の不純物をさらに
導入して前記第３不純物層を形成すること、を有する半
導体装置の製造方法。 - 【請求項３】 請求項２において、 前記耐酸化層をマスクとして、前記半導体基板の表面を
選択酸化することによりＬＯＣＯＳ層を形成し、 前記耐酸化層を除去した後、前記ＬＯＣＯＳ層をマスク
として前記半導体基板に第１導電型の不純物を導入する
ことにより、該半導体基板に第３ウェルを形成するこ
と、を有する、半導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記第１ウェル内に第１導電型の第４ウェルを形成す
る、半導体装置の製造方法。 - 【請求項５】 請求項４において、 前記第２ウェルに第１導電型の低耐圧トランジスタを形
成し、 前記第４ウェルに第２導電型の低耐圧トランジスタを形
成し、 前記第１ウェルに第１導電型の高耐圧トランジスタを形
成し、 前記第３ウェルに第２導電型の高耐圧トランジスタを形
成すること、を有する、半導体装置の製造方法。 - 【請求項６】 請求項５において、 前記第１ウェルに対する前記第４ウェルの深さの比は、
２〜５である、半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002061878A JP2003258120A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
| CNB031047068A CN100492612C (zh) | 2002-03-07 | 2003-02-25 | 半导体装置的制造方法 |
| US10/382,102 US6929994B2 (en) | 2002-03-07 | 2003-03-05 | Method for manufacturing semiconductor device that includes well formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002061878A JP2003258120A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258120A true JP2003258120A (ja) | 2003-09-12 |
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ID=28034838
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002061878A Withdrawn JP2003258120A (ja) | 2002-03-07 | 2002-03-07 | 半導体装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
| US7394137B2 (en) | 2005-09-13 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device |
| JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
| WO2015053022A1 (ja) * | 2013-10-07 | 2015-04-16 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228466A (ja) * | 2003-01-27 | 2004-08-12 | Renesas Technology Corp | 集積半導体装置およびその製造方法 |
| KR20070042911A (ko) * | 2004-08-17 | 2007-04-24 | 로무 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3886283T2 (de) | 1987-07-10 | 1994-05-11 | Toshiba Kawasaki Kk | Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration. |
| US5238860A (en) * | 1987-07-10 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| JPH0770717B2 (ja) | 1988-04-20 | 1995-07-31 | 三菱電機株式会社 | 半導体装置 |
| JP2504573B2 (ja) * | 1989-08-08 | 1996-06-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JPH0778881A (ja) | 1993-09-08 | 1995-03-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08274268A (ja) | 1995-03-31 | 1996-10-18 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置の製造方法 |
| KR0179831B1 (ko) * | 1995-07-27 | 1999-03-20 | 문정환 | 반도체 소자의 웰 형성방법 |
| KR100190020B1 (ko) * | 1996-02-21 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그의 제조방법 |
| KR100189739B1 (ko) * | 1996-05-02 | 1999-06-01 | 구본준 | 반도체 기판에 삼중웰을 형성하는 방법 |
| JPH10189762A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置およびその製造方法 |
| US6071775A (en) * | 1997-02-21 | 2000-06-06 | Samsung Electronics Co., Ltd. | Methods for forming peripheral circuits including high voltage transistors with LDD structures |
| JP2000114361A (ja) * | 1998-09-29 | 2000-04-21 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| KR100324931B1 (ko) * | 1999-01-22 | 2002-02-28 | 박종섭 | 반도체장치 및 그의 제조방법 |
| JP2000286346A (ja) | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000294742A (ja) | 1999-04-06 | 2000-10-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3348782B2 (ja) * | 1999-07-22 | 2002-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001291679A (ja) | 2000-04-06 | 2001-10-19 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2001291786A (ja) | 2000-04-06 | 2001-10-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001291678A (ja) | 2000-04-06 | 2001-10-19 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2002
- 2002-03-07 JP JP2002061878A patent/JP2003258120A/ja not_active Withdrawn
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- 2003-02-25 CN CNB031047068A patent/CN100492612C/zh not_active Expired - Fee Related
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
| JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
| US7394137B2 (en) | 2005-09-13 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device |
| US7906821B2 (en) | 2005-09-13 | 2011-03-15 | Seiko Epson Corporation | Semiconductor device |
| US8354728B2 (en) | 2005-09-13 | 2013-01-15 | Seiko Epson Corporation | Semiconductor device |
| WO2015053022A1 (ja) * | 2013-10-07 | 2015-04-16 | 富士電機株式会社 | 半導体装置 |
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| JP6008054B2 (ja) * | 2013-10-07 | 2016-10-19 | 富士電機株式会社 | 半導体装置 |
| JPWO2015053022A1 (ja) * | 2013-10-07 | 2017-03-09 | 富士電機株式会社 | 半導体装置 |
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