JP2000294742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＬＯＣＯＳ酸化膜の下に形成されるボロン拡
散層が低濃度化するのを抑制できる半導体装置の製造方
法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ｎ型シリコン基板１の第１の素子分離用ＬＯＣＯＳ酸化
膜を形成する領域下にボロンをイオン注入する工程と、
該Ｎ型シリコン基板１に熱酸化法により第１のＬＯＣＯ
Ｓ酸化膜９ａ，２９ａを形成する工程と、Ｎ型シリコン
基板１に第１のＬＯＣＯＳ酸化膜９ａ，２９ａを通して
ボロン１１をイオン注入する工程と、Ｎ型シリコン基板
１に熱酸化法により第１のＬＯＣＯＳ酸化膜９ａ，２９
ａをさらに成長させた第２のＬＯＣＯＳ酸化膜を形成す
る工程と、を具備するものである。これにより、ＬＯＣ
ＯＳ酸化膜の下に形成されるボロン拡散層が低濃度化す
るのを抑制できる。
散層が低濃度化するのを抑制できる半導体装置の製造方
法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ｎ型シリコン基板１の第１の素子分離用ＬＯＣＯＳ酸化
膜を形成する領域下にボロンをイオン注入する工程と、
該Ｎ型シリコン基板１に熱酸化法により第１のＬＯＣＯ
Ｓ酸化膜９ａ，２９ａを形成する工程と、Ｎ型シリコン
基板１に第１のＬＯＣＯＳ酸化膜９ａ，２９ａを通して
ボロン１１をイオン注入する工程と、Ｎ型シリコン基板
１に熱酸化法により第１のＬＯＣＯＳ酸化膜９ａ，２９
ａをさらに成長させた第２のＬＯＣＯＳ酸化膜を形成す
る工程と、を具備するものである。これにより、ＬＯＣ
ＯＳ酸化膜の下に形成されるボロン拡散層が低濃度化す
るのを抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ＬＯＣＯＳ酸化膜の下に形成される
ボロン拡散層が低濃度化するのを抑制できる半導体装置
の製造方法に関する。
方法に係り、特に、ＬＯＣＯＳ酸化膜の下に形成される
ボロン拡散層が低濃度化するのを抑制できる半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図６〜図８は、従来の半導体装置の製造
方法を示す断面図である。この半導体装置はＬＯＣＯＳ
ＯＦＦ ＳＥＴタイプの高耐圧トランジスタである。
方法を示す断面図である。この半導体装置はＬＯＣＯＳ
ＯＦＦ ＳＥＴタイプの高耐圧トランジスタである。
【０００３】まず、図６に示すように、Ｎ型シリコン基
板１０１に低濃度のＰ型ウェル１０３とそれに隣接した
Ｎ型ウエル（図示せず）を形成する。この後、Ｎ型シリ
コン基板１の表面にＳｉＯ2膜１０２を形成し、このＳ
ｉＯ2膜１０２の上にＣＶＤ（Chemical Vapor Depositi
on）法によりＳｉ3Ｎ4膜１０５を形成する。このＳｉ3
Ｎ4膜１０５にはＬＯＣＯＳ酸化膜を形成する領域に開
口部が設けられている。
板１０１に低濃度のＰ型ウェル１０３とそれに隣接した
Ｎ型ウエル（図示せず）を形成する。この後、Ｎ型シリ
コン基板１の表面にＳｉＯ2膜１０２を形成し、このＳ
ｉＯ2膜１０２の上にＣＶＤ（Chemical Vapor Depositi
on）法によりＳｉ3Ｎ4膜１０５を形成する。このＳｉ3
Ｎ4膜１０５にはＬＯＣＯＳ酸化膜を形成する領域に開
口部が設けられている。
【０００４】次に、Ｓｉ3Ｎ4膜１０５及びＳｉＯ2膜１
０２の上にＰ型ウェル１０３の端部領域が開口されたレ
ジスト膜(図示せず)を形成する。このレジスト膜及びＳ
ｉ3Ｎ4膜１０５をマスクとしてＰ型ウェル１０３にボロ
ン１０７をイオン注入する。これにより、Ｐ型ウェル１
０３内にボロン１０７が導入される。この後、上記レジ
スト膜を剥離した後、Ｓｉ3Ｎ4膜１０５及びＳｉＯ2膜
１０２の上にＮチャネルトランジスタのオフセット領域
が開口されたレジスト膜(図示せず)を形成する。次に、
このレジスト膜及びＳｉ3Ｎ4膜１０５をマスクとしてＰ
型ウェル１０３にリン１０８をイオン注入する。これに
より、Ｐ型ウェル１０３内にリン１０８が導入される。
０２の上にＰ型ウェル１０３の端部領域が開口されたレ
ジスト膜(図示せず)を形成する。このレジスト膜及びＳ
ｉ3Ｎ4膜１０５をマスクとしてＰ型ウェル１０３にボロ
ン１０７をイオン注入する。これにより、Ｐ型ウェル１
０３内にボロン１０７が導入される。この後、上記レジ
スト膜を剥離した後、Ｓｉ3Ｎ4膜１０５及びＳｉＯ2膜
１０２の上にＮチャネルトランジスタのオフセット領域
が開口されたレジスト膜(図示せず)を形成する。次に、
このレジスト膜及びＳｉ3Ｎ4膜１０５をマスクとしてＰ
型ウェル１０３にリン１０８をイオン注入する。これに
より、Ｐ型ウェル１０３内にリン１０８が導入される。
【０００５】この後、図７に示すように、上記Ｓｉ3Ｎ4
膜１０５をマスクとしてＮ型シリコン基板１０１表面を
熱酸化することにより、Ｐ型ウェル１０３の表面には素
子分離用ＬＯＣＯＳ酸化膜１０９及びオフセット用ＬＯ
ＣＯＳ酸化膜１１１が形成される。この際、素子分離用
ＬＯＣＯＳ酸化膜１０９の下にはボロン拡散層１１０が
形成され、オフセット用ＬＯＣＯＳ酸化膜１１１の下に
はリン拡散層１１２が形成される。次に、上記Ｓｉ3Ｎ4
膜１０５及びＳｉＯ2膜１０２を除去した後、ＬＯＣＯ
Ｓ酸化膜１０９，１１１の相互間にゲート酸化膜１１３
を形成する。
膜１０５をマスクとしてＮ型シリコン基板１０１表面を
熱酸化することにより、Ｐ型ウェル１０３の表面には素
子分離用ＬＯＣＯＳ酸化膜１０９及びオフセット用ＬＯ
ＣＯＳ酸化膜１１１が形成される。この際、素子分離用
ＬＯＣＯＳ酸化膜１０９の下にはボロン拡散層１１０が
形成され、オフセット用ＬＯＣＯＳ酸化膜１１１の下に
はリン拡散層１１２が形成される。次に、上記Ｓｉ3Ｎ4
膜１０５及びＳｉＯ2膜１０２を除去した後、ＬＯＣＯ
Ｓ酸化膜１０９，１１１の相互間にゲート酸化膜１１３
を形成する。
【０００６】次に、図８に示すように、ＬＯＣＯＳ酸化
膜１０９，１１１及びゲート酸化膜１１３の上にポリシ
リコン膜を堆積し、このポリシリコン膜をパターニング
することにより、ゲート酸化膜１１３上にゲート電極１
１５が形成される。この後、Ｐ型ウェル１０３にはソー
ス領域のＮ+拡散層１１８及びドレイン領域のＮ+拡散層
１１７が形成される。
膜１０９，１１１及びゲート酸化膜１１３の上にポリシ
リコン膜を堆積し、このポリシリコン膜をパターニング
することにより、ゲート酸化膜１１３上にゲート電極１
１５が形成される。この後、Ｐ型ウェル１０３にはソー
ス領域のＮ+拡散層１１８及びドレイン領域のＮ+拡散層
１１７が形成される。
【０００７】
【発明が解決しようとする課題】上記のように従来の高
耐圧トランジスタでは、Ｐ型ウェル１０３にトランジス
タを形成する場合、Ｐ型ウェル１０３の不純物濃度を低
くする必要があるため、素子分離用ＬＯＣＯＳ酸化膜１
０９の下に形成するボロン拡散層１１０の不純物濃度を
ある程度高くしなければならない。つまり、ボロン拡散
層１１０の濃度が低くなると、図８に示すようなドレイ
ン拡散層１１７から電流リーク１２０が発生する原因と
なる。従って、ボロン拡散層１１０の濃度をある程度高
くする必要がある。
耐圧トランジスタでは、Ｐ型ウェル１０３にトランジス
タを形成する場合、Ｐ型ウェル１０３の不純物濃度を低
くする必要があるため、素子分離用ＬＯＣＯＳ酸化膜１
０９の下に形成するボロン拡散層１１０の不純物濃度を
ある程度高くしなければならない。つまり、ボロン拡散
層１１０の濃度が低くなると、図８に示すようなドレイ
ン拡散層１１７から電流リーク１２０が発生する原因と
なる。従って、ボロン拡散層１１０の濃度をある程度高
くする必要がある。
【０００８】しかしながら、上記従来の半導体装置の製
造方法では、素子分離用ＬＯＣＯＳ酸化膜１０９の下に
ボロン拡散層１１０を形成する方法として、ＬＯＣＯＳ
酸化膜を形成する前にボロン１０７のイオン注入を行
う。このため、ＬＯＣＯＳ酸化膜１０９を形成する熱酸
化工程で、ＬＯＣＯＳ酸化膜１０９中にボロンが取り込
まれ、ボロン拡散層１１０の濃度が低くなってしまう。
造方法では、素子分離用ＬＯＣＯＳ酸化膜１０９の下に
ボロン拡散層１１０を形成する方法として、ＬＯＣＯＳ
酸化膜を形成する前にボロン１０７のイオン注入を行
う。このため、ＬＯＣＯＳ酸化膜１０９を形成する熱酸
化工程で、ＬＯＣＯＳ酸化膜１０９中にボロンが取り込
まれ、ボロン拡散層１１０の濃度が低くなってしまう。
【０００９】これに対する改善策として例えば特開平５
−３６９１７号公報、特開平３−２２４２０号公報に
は、ＬＯＣＯＳ酸化膜１０９を形成した後に、該ＬＯＣ
ＯＳ酸化膜１０９を通してＰ型ウェル１０３内にボロン
のイオン注入を行う方法が提案されている。
−３６９１７号公報、特開平３−２２４２０号公報に
は、ＬＯＣＯＳ酸化膜１０９を形成した後に、該ＬＯＣ
ＯＳ酸化膜１０９を通してＰ型ウェル１０３内にボロン
のイオン注入を行う方法が提案されている。
【００１０】一方、トランジスタの更なる高耐圧化を図
るためには、ＬＯＣＯＳ酸化膜１０９，１１１を更に厚
くしなければならない。しかし、ＬＯＣＯＳ酸化膜１０
９を厚く形成するほど、熱酸化の際に取り込まれるボロ
ンの量も多くなり、ボロン拡散層の低濃度化が更に進む
ことになる。これに加えて、ＬＯＣＯＳ酸化膜１０９の
厚さが４０００オングストローム以上になると、ＬＯＣ
ＯＳ酸化膜形成後に該酸化膜を通してＰ型ウェル内にボ
ロンのイオン注入を行っても、Ｐ型ウェルまでボロンが
到達しなくなるので、結果的にＬＯＣＯＳ酸化膜を通し
てボロンをイオン注入することができなくなる。
るためには、ＬＯＣＯＳ酸化膜１０９，１１１を更に厚
くしなければならない。しかし、ＬＯＣＯＳ酸化膜１０
９を厚く形成するほど、熱酸化の際に取り込まれるボロ
ンの量も多くなり、ボロン拡散層の低濃度化が更に進む
ことになる。これに加えて、ＬＯＣＯＳ酸化膜１０９の
厚さが４０００オングストローム以上になると、ＬＯＣ
ＯＳ酸化膜形成後に該酸化膜を通してＰ型ウェル内にボ
ロンのイオン注入を行っても、Ｐ型ウェルまでボロンが
到達しなくなるので、結果的にＬＯＣＯＳ酸化膜を通し
てボロンをイオン注入することができなくなる。
【００１１】以上のことから、厚さ４０００オングスト
ローム以上のＬＯＣＯＳ酸化膜を形成する高耐圧トラン
ジスタでは、ＬＯＣＯＳ酸化膜下に形成されるボロン拡
散層の低濃度化の問題に対する十分な改善策がなかっ
た。
ローム以上のＬＯＣＯＳ酸化膜を形成する高耐圧トラン
ジスタでは、ＬＯＣＯＳ酸化膜下に形成されるボロン拡
散層の低濃度化の問題に対する十分な改善策がなかっ
た。
【００１２】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ＬＯＣＯＳ酸化膜の下に
形成されるボロン拡散層が低濃度化するのを抑制できる
半導体装置の製造方法を提供することにある。
れたものであり、その目的は、ＬＯＣＯＳ酸化膜の下に
形成されるボロン拡散層が低濃度化するのを抑制できる
半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、半導体基板
の第１のＬＯＣＯＳ酸化膜を形成する領域下にボロンを
イオン注入する工程と、該半導体基板に熱酸化法により
第１のＬＯＣＯＳ酸化膜を形成する工程と、該半導体基
板に該第１のＬＯＣＯＳ酸化膜を通してボロンをイオン
注入する工程と、該半導体基板に熱酸化法により第１の
ＬＯＣＯＳ酸化膜をさらに成長させた第２のＬＯＣＯＳ
酸化膜を形成する工程と、を具備することを特徴とす
る。
め、本発明に係る半導体装置の製造方法は、半導体基板
の第１のＬＯＣＯＳ酸化膜を形成する領域下にボロンを
イオン注入する工程と、該半導体基板に熱酸化法により
第１のＬＯＣＯＳ酸化膜を形成する工程と、該半導体基
板に該第１のＬＯＣＯＳ酸化膜を通してボロンをイオン
注入する工程と、該半導体基板に熱酸化法により第１の
ＬＯＣＯＳ酸化膜をさらに成長させた第２のＬＯＣＯＳ
酸化膜を形成する工程と、を具備することを特徴とす
る。
【００１４】上記半導体装置の製造方法では、第１のＬ
ＯＣＯＳ酸化膜を形成した後に、第１のＬＯＣＯＳ酸化
膜を通して再びボロンをイオン注入し、その後、熱酸化
により第１のＬＯＣＯＳ酸化膜をさらに成長させて第２
のＬＯＣＯＳ酸化膜を形成している。このため、最初の
イオン注入で半導体基板に導入されたボロンが、第１の
ＬＯＣＯＳ酸化膜を形成する熱酸化の際に取り込まれて
も、２回目のイオン注入で更にボロンが半導体基板に導
入されるので、第１のＬＯＣＯＳ酸化膜下のボロン濃度
を十分に高く保持することができる。その結果、第２の
ＬＯＣＯＳ酸化膜を形成しても、その下のボロン拡散層
が低濃度化するのを抑制することができる。
ＯＣＯＳ酸化膜を形成した後に、第１のＬＯＣＯＳ酸化
膜を通して再びボロンをイオン注入し、その後、熱酸化
により第１のＬＯＣＯＳ酸化膜をさらに成長させて第２
のＬＯＣＯＳ酸化膜を形成している。このため、最初の
イオン注入で半導体基板に導入されたボロンが、第１の
ＬＯＣＯＳ酸化膜を形成する熱酸化の際に取り込まれて
も、２回目のイオン注入で更にボロンが半導体基板に導
入されるので、第１のＬＯＣＯＳ酸化膜下のボロン濃度
を十分に高く保持することができる。その結果、第２の
ＬＯＣＯＳ酸化膜を形成しても、その下のボロン拡散層
が低濃度化するのを抑制することができる。
【００１５】また、上記半導体装置の製造方法におい
て、上記第１のＬＯＣＯＳ酸化膜の厚さが４０００オン
グストローム以下であることが好ましい。また、上記第
２のＬＯＣＯＳ酸化膜を形成する工程の後に、上記半導
体基板上にゲート酸化膜を介してゲート電極を形成する
工程と、該半導体基板にソース・ドレイン領域の拡散層
を形成する工程と、をさらに含むことが好ましい。ま
た、上記第１のＬＯＣＯＳ酸化膜を形成する領域下にボ
ロンをイオン注入する工程の前に、上記半導体基板にＰ
型ウェルを形成する工程をさらに含み、該Ｐ型ウェルは
上記ソース・ドレイン領域の拡散層を形成する領域に位
置することが好ましい。
て、上記第１のＬＯＣＯＳ酸化膜の厚さが４０００オン
グストローム以下であることが好ましい。また、上記第
２のＬＯＣＯＳ酸化膜を形成する工程の後に、上記半導
体基板上にゲート酸化膜を介してゲート電極を形成する
工程と、該半導体基板にソース・ドレイン領域の拡散層
を形成する工程と、をさらに含むことが好ましい。ま
た、上記第１のＬＯＣＯＳ酸化膜を形成する領域下にボ
ロンをイオン注入する工程の前に、上記半導体基板にＰ
型ウェルを形成する工程をさらに含み、該Ｐ型ウェルは
上記ソース・ドレイン領域の拡散層を形成する領域に位
置することが好ましい。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００１７】図１〜図５は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。この半導体
装置はＬＯＣＯＳ ＯＦＦ ＳＥＴタイプの高耐圧トラン
ジスタである。
半導体装置の製造方法を示す断面図である。この半導体
装置はＬＯＣＯＳ ＯＦＦ ＳＥＴタイプの高耐圧トラン
ジスタである。
【００１８】まず、図１（ａ）に示すように、Ｎ型シリ
コン基板１に低濃度のＰ型ウェル３とそれに隣接したＮ
型ウェル４を形成する。この後、Ｎ型シリコン基板１の
表面にＳｉＯ2膜２を形成し、このＳｉＯ2膜２の上にＣ
ＶＤ法によりＳｉ3Ｎ4膜５を堆積する。
コン基板１に低濃度のＰ型ウェル３とそれに隣接したＮ
型ウェル４を形成する。この後、Ｎ型シリコン基板１の
表面にＳｉＯ2膜２を形成し、このＳｉＯ2膜２の上にＣ
ＶＤ法によりＳｉ3Ｎ4膜５を堆積する。
【００１９】次に、図１（ｂ）に示すように、このＳｉ
3Ｎ4膜５上にレジスト膜（図示せず）を設け、このレジ
スト膜をマスクとしてＳｉ3Ｎ4膜５をエッチングする。
これにより、ＬＯＣＯＳ酸化膜を形成する部分が開口さ
れる。次に、レジスト膜を除去する。
3Ｎ4膜５上にレジスト膜（図示せず）を設け、このレジ
スト膜をマスクとしてＳｉ3Ｎ4膜５をエッチングする。
これにより、ＬＯＣＯＳ酸化膜を形成する部分が開口さ
れる。次に、レジスト膜を除去する。
【００２０】この後、図２（ａ）に示すように、Ｓｉ3
Ｎ4膜５を含む全面上にレジストを塗布し、このレジス
トを露光、現像することにより、Ｐチャネルトランジス
タのオフセット領域及びＰ型ウェル３の端部領域が開口
されたレジスト膜６を形成する。次に、このレジスト膜
６及びＳｉ3Ｎ4膜５をマスクとしてＰ型ウェル３及びＮ
型ウエル４にボロン７を３５ｋｅＶ程度の加速電圧でイ
オン注入する。これにより、Ｐ型ウェル３内及びＮ型ウ
エル４内にボロン７が導入される。
Ｎ4膜５を含む全面上にレジストを塗布し、このレジス
トを露光、現像することにより、Ｐチャネルトランジス
タのオフセット領域及びＰ型ウェル３の端部領域が開口
されたレジスト膜６を形成する。次に、このレジスト膜
６及びＳｉ3Ｎ4膜５をマスクとしてＰ型ウェル３及びＮ
型ウエル４にボロン７を３５ｋｅＶ程度の加速電圧でイ
オン注入する。これにより、Ｐ型ウェル３内及びＮ型ウ
エル４内にボロン７が導入される。
【００２１】次に、図２（ｂ）に示すように、上記レジ
スト膜６を剥離した後、Ｓｉ3Ｎ4膜５を含む全面上にレ
ジストを塗布し、このレジストを露光、現像することに
より、Ｎチャネルトランジスタのオフセット領域及びＮ
型ウエル４の端部領域が開口されたレジスト膜８を形成
する。この後、このレジスト膜８及びＳｉ3Ｎ4膜５をマ
スクとしてＰ型ウェル３及びＮ型ウエル４にリン２７を
８０ｋｅＶ程度の加速電圧でイオン注入する。これによ
り、Ｐ型ウェル３内及びＮ型ウエル４内にリン２７が導
入される。
スト膜６を剥離した後、Ｓｉ3Ｎ4膜５を含む全面上にレ
ジストを塗布し、このレジストを露光、現像することに
より、Ｎチャネルトランジスタのオフセット領域及びＮ
型ウエル４の端部領域が開口されたレジスト膜８を形成
する。この後、このレジスト膜８及びＳｉ3Ｎ4膜５をマ
スクとしてＰ型ウェル３及びＮ型ウエル４にリン２７を
８０ｋｅＶ程度の加速電圧でイオン注入する。これによ
り、Ｐ型ウェル３内及びＮ型ウエル４内にリン２７が導
入される。
【００２２】この後、図３（ａ）に示すように、上記レ
ジスト膜８を剥離し、Ｓｉ3Ｎ4膜５をマスクとして熱酸
化を行うことにより、Ｐ型ウェル３及びＮ型ウエル４の
表面には厚さ４０００オングストローム程度の第１のオ
フセット用ＬＯＣＯＳ酸化膜９ａ及び第１の素子分離用
ＬＯＣＯＳ酸化膜２９ａが形成される。この際の熱酸化
条件は、温度が９００℃〜１０００℃、雰囲気がｗｅｔ
Ｏ2、酸化時間が１〜２時間とする。そして、Ｎ型ウエ
ル４の第１のオフセット用ＬＯＣＯＳ酸化膜９ａ下及び
Ｐ型ウェル３の第１の素子分離用ＬＯＣＯＳ酸化膜２９
ａ下にはボロン拡散層１０ａが形成される。これと共
に、Ｎ型ウエル４の第１の素子分離用ＬＯＣＯＳ酸化膜
２９ａ下及びＰ型ウェル３の第１のオフセット用ＬＯＣ
ＯＳ酸化膜９ａ下にはリン拡散層１２が形成される。
ジスト膜８を剥離し、Ｓｉ3Ｎ4膜５をマスクとして熱酸
化を行うことにより、Ｐ型ウェル３及びＮ型ウエル４の
表面には厚さ４０００オングストローム程度の第１のオ
フセット用ＬＯＣＯＳ酸化膜９ａ及び第１の素子分離用
ＬＯＣＯＳ酸化膜２９ａが形成される。この際の熱酸化
条件は、温度が９００℃〜１０００℃、雰囲気がｗｅｔ
Ｏ2、酸化時間が１〜２時間とする。そして、Ｎ型ウエ
ル４の第１のオフセット用ＬＯＣＯＳ酸化膜９ａ下及び
Ｐ型ウェル３の第１の素子分離用ＬＯＣＯＳ酸化膜２９
ａ下にはボロン拡散層１０ａが形成される。これと共
に、Ｎ型ウエル４の第１の素子分離用ＬＯＣＯＳ酸化膜
２９ａ下及びＰ型ウェル３の第１のオフセット用ＬＯＣ
ＯＳ酸化膜９ａ下にはリン拡散層１２が形成される。
【００２３】次に、図３（ｂ）に示すように、Ｓｉ3Ｎ4
膜５及びＬＯＣＯＳ酸化膜９ａ，２９ａの上にレジスト
を塗布し、このレジストを露光、現像することにより、
Ｐチャネルトランジスタのオフセット領域及びＰ型ウェ
ル３の端部領域が開口されたレジスト膜２６を形成す
る。この後、このレジスト膜２６をマスクとしてＰ型ウ
ェル３及びＮ型ウエル４にボロン１１を１２０ｋｅＶ程
度の加速電圧で再びイオン注入する。これにより、Ｎ型
ウエル４の第１のオフセット用ＬＯＣＯＳ酸化膜９ａ及
びＰ型ウェル３の第１の素子分離用ＬＯＣＯＳ酸化膜２
９ａを通してＮ型ウエル４内及びＰ型ウェル３内にボロ
ン１１が導入される。
膜５及びＬＯＣＯＳ酸化膜９ａ，２９ａの上にレジスト
を塗布し、このレジストを露光、現像することにより、
Ｐチャネルトランジスタのオフセット領域及びＰ型ウェ
ル３の端部領域が開口されたレジスト膜２６を形成す
る。この後、このレジスト膜２６をマスクとしてＰ型ウ
ェル３及びＮ型ウエル４にボロン１１を１２０ｋｅＶ程
度の加速電圧で再びイオン注入する。これにより、Ｎ型
ウエル４の第１のオフセット用ＬＯＣＯＳ酸化膜９ａ及
びＰ型ウェル３の第１の素子分離用ＬＯＣＯＳ酸化膜２
９ａを通してＮ型ウエル４内及びＰ型ウェル３内にボロ
ン１１が導入される。
【００２４】この後、図４（ａ）に示すように、上記レ
ジスト膜２６を剥離し、Ｓｉ3Ｎ4膜５をマスクとして再
び熱酸化を行う。これにより、Ｐ型ウェル３及びＮ型ウ
エル４の表面には、第1のオフセット用ＬＯＣＯＳ酸化
膜９ａ及び第１の素子分離用ＬＯＣＯＳ酸化膜２９ａが
さらに成長して厚さ９０００オングストローム程度の第
２のオフセット用ＬＯＣＯＳ酸化膜９ｂ及び第２の素子
分離用ＬＯＣＯＳ酸化膜２９ｂが形成される。この際の
熱酸化条件は、温度が９００℃〜１０００℃、雰囲気が
ｗｅｔ Ｏ2、酸化時間が４〜５時間とする。そして、Ｎ
型ウエル４の第２のオフセット用ＬＯＣＯＳ酸化膜９ｂ
下及びＰ型ウェル３の第２の素子分離用ＬＯＣＯＳ酸化
膜２９ｂ下にはボロン拡散層１０ｂが形成される。
ジスト膜２６を剥離し、Ｓｉ3Ｎ4膜５をマスクとして再
び熱酸化を行う。これにより、Ｐ型ウェル３及びＮ型ウ
エル４の表面には、第1のオフセット用ＬＯＣＯＳ酸化
膜９ａ及び第１の素子分離用ＬＯＣＯＳ酸化膜２９ａが
さらに成長して厚さ９０００オングストローム程度の第
２のオフセット用ＬＯＣＯＳ酸化膜９ｂ及び第２の素子
分離用ＬＯＣＯＳ酸化膜２９ｂが形成される。この際の
熱酸化条件は、温度が９００℃〜１０００℃、雰囲気が
ｗｅｔ Ｏ2、酸化時間が４〜５時間とする。そして、Ｎ
型ウエル４の第２のオフセット用ＬＯＣＯＳ酸化膜９ｂ
下及びＰ型ウェル３の第２の素子分離用ＬＯＣＯＳ酸化
膜２９ｂ下にはボロン拡散層１０ｂが形成される。
【００２５】次に、図４（ｂ）に示すように、上記Ｓｉ
3Ｎ4膜５及びＳｉＯ2膜２を除去した後、ＬＯＣＯＳ酸
化膜９ｂ，２９ｂの相互間にゲート酸化膜１３を形成す
る。この後、ゲート酸化膜１３を含む全面上にポリシリ
コン膜を堆積し、このポリシリコン膜をパターニングす
ることにより、ゲート酸化膜１３上にゲート電極１５が
形成される。次に、Ｐ型ウェル３にはソース領域のＮ+
拡散層１８及びドレイン領域のＮ+拡散層１９が形成さ
れ、Ｎ型ウエル４にはソース領域のＰ+拡散層３８及び
ドレイン領域のＰ+拡散層３９が形成される。
3Ｎ4膜５及びＳｉＯ2膜２を除去した後、ＬＯＣＯＳ酸
化膜９ｂ，２９ｂの相互間にゲート酸化膜１３を形成す
る。この後、ゲート酸化膜１３を含む全面上にポリシリ
コン膜を堆積し、このポリシリコン膜をパターニングす
ることにより、ゲート酸化膜１３上にゲート電極１５が
形成される。次に、Ｐ型ウェル３にはソース領域のＮ+
拡散層１８及びドレイン領域のＮ+拡散層１９が形成さ
れ、Ｎ型ウエル４にはソース領域のＰ+拡散層３８及び
ドレイン領域のＰ+拡散層３９が形成される。
【００２６】この後、図５に示すように、ゲート電極１
５を含む全面上に層間絶縁膜（ＳｉＯ2膜）１７を形成
し、この層間絶縁膜１７の上にレジスト膜（図示せず）
を形成する。次に、このレジスト膜をマスクとして層間
絶縁膜１７をエッチングすることにより、該層間絶縁膜
１７に第１〜第６のコンタクトホール１７ａ〜１７ｆを
形成する。第１〜第４のコンタクトホール１７ａ〜１７
ｄそれぞれは、ソース拡散層１８，３８及びドレイン拡
散層１９，３９それぞれの上に位置している。第５及び
第６のコンタクトホール１７ｅ，１７ｆはゲート電極１
５の上に位置している。
５を含む全面上に層間絶縁膜（ＳｉＯ2膜）１７を形成
し、この層間絶縁膜１７の上にレジスト膜（図示せず）
を形成する。次に、このレジスト膜をマスクとして層間
絶縁膜１７をエッチングすることにより、該層間絶縁膜
１７に第１〜第６のコンタクトホール１７ａ〜１７ｆを
形成する。第１〜第４のコンタクトホール１７ａ〜１７
ｄそれぞれは、ソース拡散層１８，３８及びドレイン拡
散層１９，３９それぞれの上に位置している。第５及び
第６のコンタクトホール１７ｅ，１７ｆはゲート電極１
５の上に位置している。
【００２７】次に、第１〜第６のコンタクトホール１７
ａ〜１７ｆの内部及び層間絶縁膜１７の上にスパッタリ
ングによりＡｌ層を形成し、このＡｌ層をパターニング
することにより層間絶縁膜１７上には第１〜第５のＡｌ
配線２１〜２５が形成される。第１及び第２のＡｌ配線
２１，２２はソース拡散層１８，３８に電気的に接続さ
れ、第３のＡｌ配線２３はドレイン拡散層１９，３９に
電気的に接続され、第４及び第５のＡｌ配線２４，２５
はゲート電極１５に電気的に接続される。
ａ〜１７ｆの内部及び層間絶縁膜１７の上にスパッタリ
ングによりＡｌ層を形成し、このＡｌ層をパターニング
することにより層間絶縁膜１７上には第１〜第５のＡｌ
配線２１〜２５が形成される。第１及び第２のＡｌ配線
２１，２２はソース拡散層１８，３８に電気的に接続さ
れ、第３のＡｌ配線２３はドレイン拡散層１９，３９に
電気的に接続され、第４及び第５のＡｌ配線２４，２５
はゲート電極１５に電気的に接続される。
【００２８】上記実施の形態によれば、ＬＯＣＯＳ酸化
膜９ａ，２９ａを形成した後に、図３（ｂ）に示す工程
で、Ｎ型ウエル４の第１のオフセット用ＬＯＣＯＳ酸化
膜９ａ及びＰ型ウェル３の第１の素子分離用ＬＯＣＯＳ
酸化膜２９ａを介して再びボロン１１をイオン注入す
る。その後、図４（ａ）に示す工程で、熱酸化により第
１のオフセット用ＬＯＣＯＳ酸化膜９ａ及び第１の素子
分離用ＬＯＣＯＳ酸化膜２９ａをさらに成長させて第２
のオフセット用ＬＯＣＯＳ酸化膜９ｂ及び第２の素子分
離用ＬＯＣＯＳ酸化膜２９ｂを形成している。このた
め、最初のイオン注入でＰ型ウェル３に導入されたボロ
ン７が、図３（ａ）に示す第１のＬＯＣＯＳ酸化膜９
ａ，２９ａを形成する熱酸化の際に取り込まれても、２
回目のイオン注入で更にボロン１１が導入されるので、
第１のＬＯＣＯＳ酸化膜９ａ，２９ａ下のボロン濃度を
十分に高く保持することができる。その結果、９０００
オングストローム程度の厚いＬＯＣＯＳ酸化膜９ｂ，２
９ｂを形成しても、その下のボロン拡散層１０ｂの濃度
をある程度高く形成することができる。従って、ドレイ
ン拡散層１９からＮ型シリコン基板１への電流リーク、
ソース・ドレイン領域の拡散層間の電流リークを抑制す
ることができる。
膜９ａ，２９ａを形成した後に、図３（ｂ）に示す工程
で、Ｎ型ウエル４の第１のオフセット用ＬＯＣＯＳ酸化
膜９ａ及びＰ型ウェル３の第１の素子分離用ＬＯＣＯＳ
酸化膜２９ａを介して再びボロン１１をイオン注入す
る。その後、図４（ａ）に示す工程で、熱酸化により第
１のオフセット用ＬＯＣＯＳ酸化膜９ａ及び第１の素子
分離用ＬＯＣＯＳ酸化膜２９ａをさらに成長させて第２
のオフセット用ＬＯＣＯＳ酸化膜９ｂ及び第２の素子分
離用ＬＯＣＯＳ酸化膜２９ｂを形成している。このた
め、最初のイオン注入でＰ型ウェル３に導入されたボロ
ン７が、図３（ａ）に示す第１のＬＯＣＯＳ酸化膜９
ａ，２９ａを形成する熱酸化の際に取り込まれても、２
回目のイオン注入で更にボロン１１が導入されるので、
第１のＬＯＣＯＳ酸化膜９ａ，２９ａ下のボロン濃度を
十分に高く保持することができる。その結果、９０００
オングストローム程度の厚いＬＯＣＯＳ酸化膜９ｂ，２
９ｂを形成しても、その下のボロン拡散層１０ｂの濃度
をある程度高く形成することができる。従って、ドレイ
ン拡散層１９からＮ型シリコン基板１への電流リーク、
ソース・ドレイン領域の拡散層間の電流リークを抑制す
ることができる。
【００２９】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、第１のＬＯＣＯＳ酸化膜９ａ，２９
ａの厚さを４０００オングストロームとし、第２のＬＯ
ＣＯＳ酸化膜９ｂ，２９ｂの厚さを９０００オングスト
ロームとしているが、第１のＬＯＣＯＳ酸化膜の厚さを
４０００オングストローム未満とし、第２のＬＯＣＯＳ
酸化膜の厚さを９０００オングストローム以外の厚さと
することも可能である。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、第１のＬＯＣＯＳ酸化膜９ａ，２９
ａの厚さを４０００オングストロームとし、第２のＬＯ
ＣＯＳ酸化膜９ｂ，２９ｂの厚さを９０００オングスト
ロームとしているが、第１のＬＯＣＯＳ酸化膜の厚さを
４０００オングストローム未満とし、第２のＬＯＣＯＳ
酸化膜の厚さを９０００オングストローム以外の厚さと
することも可能である。
【００３０】
【発明の効果】以上説明したように本発明によれば、第
１のＬＯＣＯＳ酸化膜を形成した後に、第１のＬＯＣＯ
Ｓ酸化膜を通して再びボロンをイオン注入し、その後、
熱酸化により第１のＬＯＣＯＳ酸化膜をさらに成長させ
て第２のＬＯＣＯＳ酸化膜を形成している。したがっ
て、ＬＯＣＯＳ酸化膜の下に形成されるボロン拡散層が
低濃度化するのを抑制できる半導体装置の製造方法を提
供することができる。
１のＬＯＣＯＳ酸化膜を形成した後に、第１のＬＯＣＯ
Ｓ酸化膜を通して再びボロンをイオン注入し、その後、
熱酸化により第１のＬＯＣＯＳ酸化膜をさらに成長させ
て第２のＬＯＣＯＳ酸化膜を形成している。したがっ
て、ＬＯＣＯＳ酸化膜の下に形成されるボロン拡散層が
低濃度化するのを抑制できる半導体装置の製造方法を提
供することができる。
【図１】図１（ａ），（ｂ）は、本発明の実施の形態に
よる半導体装置の製造方法を示す断面図である。
よる半導体装置の製造方法を示す断面図である。
【図２】図２（ａ），（ｂ）は、本発明の実施の形態に
よる半導体装置の製造方法を示すものであり、図１
（ｂ）の次の工程を示す断面図である。
よる半導体装置の製造方法を示すものであり、図１
（ｂ）の次の工程を示す断面図である。
【図３】図３（ａ），（ｂ）は、本発明の実施の形態に
よる半導体装置の製造方法を示すものであり、図２
（ｂ）の次の工程を示す断面図である。
よる半導体装置の製造方法を示すものであり、図２
（ｂ）の次の工程を示す断面図である。
【図４】図４（ａ），（ｂ）は、本発明の実施の形態に
よる半導体装置の製造方法を示すものであり、図３
（ｂ）の次の工程を示す断面図である。
よる半導体装置の製造方法を示すものであり、図３
（ｂ）の次の工程を示す断面図である。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４（ｂ）の次の工程を示す断面
図である。
法を示すものであり、図４（ｂ）の次の工程を示す断面
図である。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示すものであ
り、図６の次の工程を示す断面図である。
り、図６の次の工程を示す断面図である。
【図８】従来の半導体装置の製造方法を示すものであ
り、図７の次の工程を示す断面図である。
り、図７の次の工程を示す断面図である。
１ Ｎ型シリコン基板 ２ ＳｉＯ2膜 ３ Ｐ型ウェル ４ Ｎ型ウエル ５ Ｓｉ3Ｎ4膜 ６ レジスト膜 ７ ボロン ８ レジスト膜 ９ａ 第１のオフセット用ＬＯＣＯＳ酸化膜 ９ｂ 第２のオフセット用ＬＯＣＯＳ酸化膜 １０ａ，１０ｂ ボロン拡散層 １１ ボロン １２ リン拡散層 １３ ゲート酸
化膜 １５ ゲート電極 １７ 層間絶縁
膜 １７ａ〜１７ｆ 第１〜第６のコンタクトホール １８ ソース領域のＮ+拡散層 １９ ドレイン
領域のＮ+拡散層 ２１〜２５ 第１〜第５のＡｌ配線 ２６ レジスト
膜 ２７ リン ２９ａ 第１の素子分離用ＬＯＣＯＳ酸化膜 ２９ｂ 第２の素子分離用ＬＯＣＯＳ酸化膜 ３８ ソース領域のＰ+拡散層 ３９ ドレイン
領域のＰ+拡散層 １０１ Ｎ型シリコン基板 １０２ ＳｉＯ
2膜 １０３ Ｐ型ウェル １０５ Ｓｉ3
Ｎ4膜 １０７ ボロン １０８ リン １０９ 素子分離用ＬＯＣＯＳ酸化膜 １１０ ボロン
拡散層 １１１ オフセット用ＬＯＣＯＳ酸化膜 １１２ リン拡散層 １１３ ゲート
酸化膜 １１５ ゲート電極 １１７ ドレイ
ン領域の拡散層 １１８ ソース領域の拡散層 １２０ リーク
電流
化膜 １５ ゲート電極 １７ 層間絶縁
膜 １７ａ〜１７ｆ 第１〜第６のコンタクトホール １８ ソース領域のＮ+拡散層 １９ ドレイン
領域のＮ+拡散層 ２１〜２５ 第１〜第５のＡｌ配線 ２６ レジスト
膜 ２７ リン ２９ａ 第１の素子分離用ＬＯＣＯＳ酸化膜 ２９ｂ 第２の素子分離用ＬＯＣＯＳ酸化膜 ３８ ソース領域のＰ+拡散層 ３９ ドレイン
領域のＰ+拡散層 １０１ Ｎ型シリコン基板 １０２ ＳｉＯ
2膜 １０３ Ｐ型ウェル １０５ Ｓｉ3
Ｎ4膜 １０７ ボロン １０８ リン １０９ 素子分離用ＬＯＣＯＳ酸化膜 １１０ ボロン
拡散層 １１１ オフセット用ＬＯＣＯＳ酸化膜 １１２ リン拡散層 １１３ ゲート
酸化膜 １１５ ゲート電極 １１７ ドレイ
ン領域の拡散層 １１８ ソース領域の拡散層 １２０ リーク
電流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 4M108 AA20 AB04 AB13 AC01 AC13 AC21 AC50 AC51 5F032 AA13 DA02 DA22 DA43 DA53 5F040 DA00 DB03 EC07 EJ03 EK01 EK02 EK03 FC02 FC11 5F048 AA00 AC03 BA01 BB05 BE03 BF02 BG01 BG12 BH03 BH07
Claims (4)
- 【請求項１】 半導体基板の第１のＬＯＣＯＳ酸化膜を
形成する領域下にボロンをイオン注入する工程と、 該半導体基板に熱酸化法により第１のＬＯＣＯＳ酸化膜
を形成する工程と、 該半導体基板に該第１のＬＯＣＯＳ酸化膜を通してボロ
ンをイオン注入する工程と、 該半導体基板に熱酸化法により第１のＬＯＣＯＳ酸化膜
をさらに成長させた第２のＬＯＣＯＳ酸化膜を形成する
工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記第１のＬＯＣＯＳ酸化膜の厚さが４
０００オングストローム以下であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 上記第２のＬＯＣＯＳ酸化膜を形成する
工程の後に、上記半導体基板上にゲート酸化膜を介して
ゲート電極を形成する工程と、該半導体基板にソース・
ドレイン領域の拡散層を形成する工程と、をさらに含む
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法。 - 【請求項４】 上記第１のＬＯＣＯＳ酸化膜を形成する
領域下にボロンをイオン注入する工程の前に、上記半導
体基板にＰ型ウェルを形成する工程をさらに含み、該Ｐ
型ウェルは上記ソース・ドレイン領域の拡散層を形成す
る領域に位置することを特徴とする請求項３記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099035A JP2000294742A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099035A JP2000294742A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294742A true JP2000294742A (ja) | 2000-10-20 |
Family
ID=14236161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099035A Withdrawn JP2000294742A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294742A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158349A (ja) * | 2000-11-22 | 2002-05-31 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6768178B2 (en) * | 2002-03-06 | 2004-07-27 | Seiko Epson Corporation | Semiconductor device |
| US6853038B2 (en) | 2002-03-08 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6887750B2 (en) | 2002-03-07 | 2005-05-03 | Seiko Epson Corporation | Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask |
| US6905948B2 (en) | 2002-03-26 | 2005-06-14 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6924535B2 (en) | 2002-03-06 | 2005-08-02 | Seiko Epson Corporation | Semiconductor device with high and low breakdown voltage transistors |
| US6929994B2 (en) | 2002-03-07 | 2005-08-16 | Seiko Epson Corporation | Method for manufacturing semiconductor device that includes well formation |
| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US6953718B2 (en) | 2002-03-22 | 2005-10-11 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US7005340B2 (en) | 2002-03-06 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
-
1999
- 1999-04-06 JP JP11099035A patent/JP2000294742A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158349A (ja) * | 2000-11-22 | 2002-05-31 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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| US6924535B2 (en) | 2002-03-06 | 2005-08-02 | Seiko Epson Corporation | Semiconductor device with high and low breakdown voltage transistors |
| US7005340B2 (en) | 2002-03-06 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6887750B2 (en) | 2002-03-07 | 2005-05-03 | Seiko Epson Corporation | Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask |
| US6929994B2 (en) | 2002-03-07 | 2005-08-16 | Seiko Epson Corporation | Method for manufacturing semiconductor device that includes well formation |
| US6853038B2 (en) | 2002-03-08 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US6933575B2 (en) | 2002-03-18 | 2005-08-23 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| US6953718B2 (en) | 2002-03-22 | 2005-10-11 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US6905948B2 (en) | 2002-03-26 | 2005-06-14 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |