KR980012560A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법에 있어서, 소자 형성 영역 내에 형성된 산화 방지막을 마스크로 사용하여 제1 도전형 반도체 기판 상에 제1 산화막이 형성된다. 산화 방지막은 패턴화된 레지스트를 마스크로 사용하여, 선택적으로 에칭되어 제거되므로써, 반도체 기판의 표면이 노출된다. 레지스트를 마스크로 사용하여 제2 도전형 불순물이 반도체 장치의 노출된 부분으로 주입되어, 제2 도전형 불순물 확산층이 형성된다. 레지스트가 제거된 후, 산화 방지막이 남아 있는 상태에서, 열 산화가 수행되어, 불순물 확산층의 표면 상에 소정 두께를 갖는 제2 산화막이 형성된다. 산화 방지막이 제거된 후에 열 산화가 수행되어, 반도체 기판의 표면 상에 제3 산화 박막이 형성된다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는 플랫 셀 ROM(판독 전용 ROM)과 같이 불순물 확산층 상에 형성된 두꺼운 산화막에 인접하게 얇은 산화막이 형성된 반도체 장치의 제조 방법에 관한 것이다.
도 3a 내지 도 3d는 종래의 플랫 셀 ROM 제조 방법의 몇몇 단계를 나타낸다. 도 3a에 도시된 바와 같이, p형 반도체 기판(11)의 표면 상에 산화막(12)과 질화막(13)이 연속 형성된 후에, 소자 형성 영역을 제외한 영역내의 질화막(13)과 산화막(12)이 포토레지스트를 마스크로 사용한 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해 제거된다. 소자 형성 영역을 제외한 영역 내의 반도체 기판(11) 표면 상의 소자 분리 산화막(14)이 LOCOS(LOCal Oxidation of Silicon)에 의해 형성된다. 도 3b에 도시된 바와 같이, 소자 형성 영역 내의 포토 레지스트 마스크, 질화막(13), 및 산화막(12)은 에칭에 의해 연속 제거된다.
도 3c에 도시된 바와 같이, 열 산화 공정으로 소자 분리 산화막(14)에 의해 둘러싸인 소자 형성 영역 내의 반도체 기판(11) 표면 상에 산화막(20)을 형성한 후, 소정 부분이 개방된 포토레지스트 마스크(15)를 사용하여, 반도체 기판의 표면 상에 비소가 이온 주입되어, n-형 매입층(16)이 형성된다. 그 다음, p 또는 n형 웰이 포토리소그래피 및 이온 주입에 의해 형성된다. 도 3d는 p형 웰이 형성된 상태를 나타낸다. 산화막(20)은 에칭에 의해 제거되고, 열처리가 수행되어 p형 웰(18) 상에 게이트 산화막(19)이 형성된다. n-형 매입층(16)은 불순물 농도가 높기 때문에 높은 성장률을 가진 산화막, 즉, 증속 산화막(enhanced oxide film)(17)이 게이트 산화막 (19)과 동시에 형성된다.
비소 이온 주입 조건으로 50 내지 100keV, 5E14 내지 5El5 ㎝-2의 불순물 농도를 갖는 경우를 생각해보면, 약 150Å의 두께를 갖는 게이트 산화막(19)은 850℃의 게이트 산화 조건에서 스팀 산화(steam oxidation)에 의해 형성된다. 이 경우, n-형 매입층(16) 상의 증속 산화막(17)은 약 300Å의 두께를 갖는다. 그러므로, 게이트 산화막(19)이 소자의 마이크로패턴닝(micropatteming)에 의해 100Å 또는 그 이하의 두께로 형성된다면, 증속 산화막(17)의 두께는 200Å 또는 그 이하로 감소된다.
종래의 제조 방법에 의하면, 이 방법에서, 게이트 산화막(19) 및 증속 산화막(17)은 동시에 형성되는데, 증속산화막(17)의 두께는 게이트 산화막(19)의 두께가 감소됨에 따라 감소된다. 따라서, 다음 단계에서 n-형 매입층(16)이 정렬 마크(alignment mark)로서 증속 산화막(17)을 사용하여 일렬로 정렬하는데 어려움이 있다. 즉, 소정 두께의 증속 산화막(17)의 단부에 형성된 기판 표면 상의 단차는 통상적으로 정렬 마크로서 사용된다. 그러나, 기판 표면 상의 단차가 게이트 산화막(19)의 두께의 감소에 따라 완화된다면, 레이저 주사에 의한 단차(step) 검출에 의해 정렬이 수행될때, 정렬 정확도(alignment accuracy)가 감소되거나 정렬이 파괴된다.
종래의 제조 방법에서, 소정 두께로 게이트 산화막(19)을 형성하기 위해 요구되는 산화 시간은 비교적 길며, n-형 매입층(16)이 기판 표면 상에 노출된다. 이 때, 불순물 농도가 5E14 내지 5El5㎝-2로 비교적 높기 때문에, 게이트 산화로는 n-형 불순물의 외부 확산에 의해 오염되게 된다.
본 발명은 바람직한 두께로 게이트 산화막과 증속 산화막이 형성될 수 있는 반도체 장치의 제조 방법을 제공하는데 목적이 있다.
본 발명은 불순물의 외부 확산을 억제하는 반도체 장치의 제조 방법을 제공하는데 다른 목적이 있다.
본 발명에 따라 상술된 목적을 달성하기 위해, 소자 형성 영역에 형성된 산화 방지막을 마스크로 사용하여 제1 도전형 반도체 기판 상에 제1 산화막을 형성하는 단계, 패턴화된 레지스트를 마스크로 사용하여, 산화 방지막을 선택적으로 에칭하여 제거하므로써, 반도체 기판의 표면을 노출시키는 단계, 레지스트를 마스크로 사용하여 반도체 기판의 노출된 부분에 제2 도전형 불순물을 주입하여, 제2 도전형 불순물 확산층을 형성하는 단계, 레지스트를 제거한 후 산화 방지막이 남아 있는 상태에서 열 산화를 실시하여, 불순물 확산층 표면 상에 소정 두께를 갖는 제2 산화막을 형성하는 단계, 및 산화 방지막을 제거한 후 열 산화를 실시하여, 반도체 기판의 표면 상의 제3 산화 박막(thin oxide film)을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
제1a도 내지 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 각각 도시한 단면도.
제2a도 내지 2c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 각각 도시한 단면도.
제3a도 내지 3d는 종래의 반도체 장치의 제조 방법을 각각 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 산화막
3 :질화막 4 : 소자 분리 산화막
5 :포토레지스트 6 : n-형 매입층
7 :증속 산화막 8 : p형 웰
9 : 게이트 산화막 10 : 그루브
본 발명은 첨부된 도면을 참조하여 상세히 설명될 것이다.
도 la 내지 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한다. 플랫 셀 ROM의 제조방법이 예시될 것이다. 도 la에 도시된 바와 같이, 산화 박막(2) 및 질화막(3)은 p형 반도체 기판(1)의 표면 상에 연속해서 형성된다. 소자 형성 영역을 제외한 영역에 형성된 레지스트의 개방 부분에서는 질화막(3) 및 산화막(2)을 에칭하여 제거할 수 있도록 패턴화된 포토레지스트가 마스크로 사용된다. 이 때, 질화막(3)은 산화방지막의 기능을 한다. 소자 분리 산화막(4)은 반도체 기판(l) 표면 상의 후막(thick film)의 소자 형성 영역을 제외한 영역 내에서 LOCOS를 사용한 열 산화에 의해 형성된다.
도 1b에서는 포토래지스트(5)가 질화막(3) 및 소자 분리 산화막(4) 위에 도포된 후, 소자 형성 영역에서 포토 레지스트(5)가 패턴화된다. 질화막(3) 및 산화막(2)은 반도체 기판(1)이 노출되도록 패턴화된 포토레지스트(5)를 마스크로 사용하여, 에칭에 의해 선택적으로 제거된다. 그리고 포토레지스트(5)를 마스크로 사용하여, n형 불순물이 n-형 매입층(6)을 형성하기 위해 반도체 기판의 노출된 표면으로 이온 주입된다. 이 경우, n형 불순물의 이온 주입 조건으로 예를 들어, 비소 도펀트(arsenic dopant), 50keV 내지 100keV의 에너지, 5x1014㎝-2내지 5x1015㎝-2의 불순물 농도가 요구된다.
도 1c에 도시된 바와 같이, 포토레지스트(5)가 제거된 후, 이온 주입된 n형 불순물을 활성화시키기 위해 10내지 60분 동안 800 내지 900℃의 온도의 질소 분위기에서 열 산화가 실시된다. 또한 질화막(3)이 남아 있는 상태의 800 내지 900℃의 온도의 스팀 분위기에서 열 산화가 실시되어, n+형 매입층(6) 상에 약 500 내지 1,500℃ 두께를 갖는 열 산화막(7)이 형성된다. 이 때, 상기 질화막(3)은 산화 방지막의 기능을 한다.
도 1d에 도시된 바와 같이, 소자 형성 영역 내의 모든 질화막(3)과 산화막(2)은 에칭에 의해 제거된다. p형 또는 n형 웰은 웰 형성 포토리소그래피 또는 이온 주입에 의해 형성된다. 도 1d는 p형 웰(8)이 형성된 상태가 도시된다. 이 때, p형 웰(8) 상에 100 내지 200Å의 두께를 갖는 게이트 산화막(9)을 형성하기 위해 700 내지 900℃ 온도의 스팀 분위기에서 열 산화가 실시된다 (도시되지 않은) 게이트 전극, 층간 절연막, 금속 상호 연결, 및 표면 안정화 막(passivation film)이 플랫 셀 ROM을 완성하기 위해 연속해서 형성된다.
본 제조 방법에서, n-형 매입층(6) 상의 증속 산화막(7), 및 게이트 산화막(9)은 독립적인 공정 단계에서 형성되므로, 이들 막의 두께를 적절하게 조정할 수 있다. 만일 증속 산화막(7)이 두껍게 형성된다면, n+형 매입층(6)에 대한 정렬 정확도는 단차(step)를 사용한 다음 포토리소그래피 공정에서 증가될 수 있다. 만일 증속 산화막(7)이 두껍게 형성되면, n-형 매입층(6) 및 다음 공정 단계에서 n-형 매입층(6) 상에 형성되는 게이트 전극 사이의 기생 캐패시턴스가 반도체 장치의 동작 속도의 증가를 감소시킬 수 있다. 게이트 산화막(9)을 형성하기 위한 열 산화는 n-형 매입층(6)에서 n-형 매입층(6) 상에 증속 산화막(7)이 형성되어 도포되는 동안 실시되므로, 게이트 산화로의 오염을 방지하기 위해 고 농도 n형 불순물의 외부 확산을 억제할 수 있다. n-형 매입층(6) 및 증속 산화막(7)은 소지 분리 산화막(4)을 형성하면서 산화를 방지하는 질화막(3)을 사용하여 직접 형성되므로, 부가적 포토리소피래피 공정이 요구되지 않는다.
본 발명의 제2 실시예는 도 2a 및 도 2c를 참조하여 도시될 것이다. 도 2a에 도시된 바와 같이, 도 1a와 유사하게, p형 반도체 기판(1)의 표면 상의 소자 형성 영역을 제외한 영역에서 소자 분리 산화막(4)이 LOCOS에 의해서 형성된다. 도 2b에 도시된 바와 같이, RIE 등을 사용하여 레지스트를 개구부의 질화막(3) 및 산화막(2)을 선택적으로 에칭하기 위해 패턴화된 포토리소그래피(5)가 마스크로 사용된다. 동시에, 반도체 기판(1)의 표면은 약 200 내지 500Å의 깊이를 갖는 그루브(groove)가 형성되도록 에칭된다. n형 불순물은 n+형 매입층(6)을 형성하기 위해 마스크로 포토리소그래피(5)를 사용하여 반도체 기판(1)의 노출된 부분으로 직접 이온 주입된다.
도 2c에 도시된 바와 같이, 포토리소그래피(5)가 제거된 후, 이온 주입된 n형 불순물을 활성화시키기 위해 질소 분위기에서 열 산화가 실시된다. 열 산화는 질화막(3)이 남아 있는 상태에서 800 내지 900℃의 스팀 분위기에서 실시되며, n+형 매입층(6) 상에 증속 산화막(7)을 형성한다.
다음 제조 공정은 제1 실시예와 동일하다. 도 1d에 도시된 바와 같이, 질화막(3) 및 산화막(2)이 에칭에 의해 제거된 후, p형 웰(8)이 형성되고, 열 산화에 의해 게이트 산화막(9)이 형성된다.
제2 실시예에서, 그루브(10)는 n+형 매입층(6)이 형성되기 전에 형성되므로, 이것은 증속 산화막(7)이 형성되기 전의 공정 단계에서 n+ 형 매입층(6)에 대한 마스크 정렬을 필요로 하는 패턴화 공정 단계로서 사용된다. 증속 산화막(7)이 충분히 두껍게 형성될 때조차, 반도체 기판(1)의 표면으로부터 돌출되는 이 표면 부분은 낮게 만들 수 있다. 그러므로, 게이트 전극과 관련된 기생 캐패시턴스가 감소될 수 있고, 소자 형성 영역의 평탄도가 향상될 수 있다.
각각의 실시예에서는 본 발명이 플랫 셀 ROM에 응용된 경우를 예로 들었다 그러나, 본 발명의 제조 공정은 두꺼운 산화막(thick oxide film)이 반도체 기판 내에 형성된 매입 확산층 위에 형성되고, 이에 인접한 영역이 얇은 산화막(thin oxide film)이 형성되는 반도체 장치에 적용할 수 있다.
상술된 바와 같이, 본 발명에 의하면, 다음 공정인 포토리소그래피 단계에서 제2 도전형 불순물 확산층에 대한 정렬 정확도가 감소되는 것을 방지할 수 있다. 또한, 불순물 확산층과 그 위에 형성된 도전층 사이의 기생캐패시턴스를 감소시킬 수 있다. 이것은 제2 산화막이 정렬을 위해 필요한 두께를 형성할 수 있도록, 제2 및 제3 산화막이 상기 제2 도전형 불순물 확산층 위에 독립적으로 형성되기 때문이다.
제2 도전형 불순물 확산층에 의한 게이트 산화로의 오염이 방지될 수 있다 이것은 제2 도전형 불순물의 외부 확산이 억제될 수 있도록, 제2 도전형 불순물 확산층의 표면에 제2 산화막이 도포되는 동안 제3 산화막이 형성되기 때문이다.
또한, 종래의 공정에 임의의 포토리소그래피 단계를 추가하기 않고 반도체 장치가 제조될 수 있다. 이것은 제1 산화막을 형성하기 위한 산화 방지막을 직접 사용하여 그루브, 제2 도전형 불순물 확산층, 및 제2 산화막이 형성될 수 있기 때문이다.

Claims (10)

  1. 반도체 장치 제조 방법에 있어서: 소자 형성 영역 내에 형성된 산화 방지막(3)을 마스크로 사용하여 제1 도전형 반도체 기판(1) 상에 제1 산화막(4)을 형성하는 단계; 패턴화된 레지스트를 마스크로 사용하여 상기 산화 방지막을 선택적으로 에칭하여 제거하므로써, 상기 반도체 기판 표면을 노출시키는 단계; 상기 레지스트를 마스크로 사용하여 상기 반도체 기판의 노출된 부분 내에 제2 도전형 불순물을 주입하여, 제2 도전형 불순물 확산층(6)을 형성하는 단계; 상기 레지스트를 제거한 후, 상기 산화 방지막이 남아있는 상태에서 열 산화(thermal oxidation)를 실시하여, 상기 불순물 확산층의 표면 상에 소정 두께를 갖는 제2 산화막(7)을 형성하는 단계; 및 상기 산화 방지막을 제거한 후, 열 산화를 실시하여, 상기 반도체 기판의 상기 표면 상에 제 3 산화박막(thin oxide film)(9)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제2 산화막을 형성하는 단계는 상기 레지스트를 제거한 후 열 산화를 실시하여, 이온 주입된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법
  3. 제1항에 있어서, 상기 제3 산화막 형성 단계는 상기 산화 방지막이 제거된 후 소자 형성 영역 내에 제1 및 제2 도전형 중 어느 하나의 도전형을 가진 웰(well)(8)을 형성하는 단계; 및 열 산화 공정으로 상기 제2 산화막을 제외한 상기 웰의 표면 상에 상기 제3 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 제2 산화막은 500 내지 1,500Å의 두께로 형성되고, 상기 제3 산화막은 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 반도체 장치는 플랫 셀(flat-cell) ROM이고, 상기 제1 산화막은 소자 분리 산화막은 구성하고, 상기 제2 산화막은 상기 반도체 기판의 상기 표면 상에서의 정렬(alignment) 단차를 형성하며, 상기 제3 산화막은 게이트 산화막을 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 반도체 장치 제조 방법에 있어서: 소자 형성 영역에 형성된 산화 방지막(3)을 마스크로 사용하여 제1 도전형 반도체 기판(1) 상에 제1 산화막(4)을 형성하는 단계; 패턴화된 레지스트(5)를 마스크로 사용하여 상기 산화방지막 및 상기 반도체 기판을 선택적으로 에칭하여 제거하므로써, 상기 반도체 기판의 표면 상에 그루브 (groove)(10)를 형성하는 단계; 상기 레지스트를 마스크로 사용하여 제2 도전형 불순물을 주입하고, 그루브의 바닥면 상에 제2 도전형 불순물 확산층(6)을 형성하는 단계; 상기 레지스트를 제거한 후, 상기 산화 방지막이 남아있는 상태에서 열 산화를 실시하여, 상기 불순물 확산층 상에 소정 두께를 갖는 제2 산화막(7)을 형성하는 단계; 및 상기 산화 방지막을 제거한 후 열 산화를 실시하고, 상기 반도체 장치와 상기 표면 상에 제3 산화 박막(9)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 제2 산화막 형성 단계는 상기 레지스트가 제거된 후 열 산화를 실시하고, 이온 주입된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제6항에 있어서, 상기 제3 산화막 형성 단계는 상기 산화 방지막이 제거된 후 소자 형성 영역 내에 제1 및 제2 도전형 중 어느 하나의 도전형을 가진 웰(8)을 형성하는 단계; 및 열 산화 공정으로 상기 제2 산화막을 제외한 상기 웰의 표면 상에 상기 제3 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제6항에 있어서, 상기 제2 산화막은 500 내지 1,500Å의 두께로 형성되고, 상기 제3 산화막은 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제6항에 있어서, 상기 반도체 장치는 플랫 셀 ROM이고, 상기 제1 산화막은 소자 분리 산화막을 구성하고, 상기 제2 산화막은 상기 반도체 기판의 상기 표면 상에 정렬 단차를 형성하며, 상기 제3 산화막은 게이트 산화막을 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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