JPS6196759A - 集積回路の形成方法 - Google Patents

集積回路の形成方法

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JPS6196759A
JPS6196759A JP60194030A JP19403085A JPS6196759A JP S6196759 A JPS6196759 A JP S6196759A JP 60194030 A JP60194030 A JP 60194030A JP 19403085 A JP19403085 A JP 19403085A JP S6196759 A JPS6196759 A JP S6196759A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＣＭＯ８技術に係り、更に具体的に云えば、
単一のマスク工程を用いて、半導体装置の一部を形成す
るＦＥＴの如きＣＭＯ８構造体に、自己整合されたシュ
アル・ウェル領域及び自己整合されたフィールド分離ド
ーピング領域を形成す５　　　　　ることを含む、集積
回路の形成方法に係る。
Ｂ、従来技術 シュアル・ウェル領域を有するＣＭＯ５技術に於ては、
出来る限り多くの半導体チップ領域を用いることが望ま
れる。従来に於ては、高密度に実装された素子を有する
集積回路チップを形成するために、幾つかのリソグラフ
ィ・マスク工程を必要としたが、各マスク工程は、最終
的にチップに形成される素子が占めることができるチッ
プ領域をも用いることを本来的に必要とする。又、従来
に於ては、シュアル・ウェル領域のドーピング濃度及び
フィールド分離領域のドーピング濃度は各々相互に依存
し、又Ｐ型及びＮ型のフィールド分離領域は、両方の領
域が一方の導電型の不純物でドープされてから、一方の
領域がマスクされ、他方の領域が他方の導電型の不純物
でドープされて、必要とされるＰ型及びＮ型にドープさ
れたフィールド分離領域が形成された。
チップ上の素子間にフィールド分離領域を形成する場合
には、典型的には低濃度にドープされたシリコン・ウェ
ハである同一の基板上の隣接する素子又は能動領域を相
互に電気的に分離させるために、それらのフィールド分
離領域に於て、フィールド分離酸化物領域の下にフィー
ルド分離ドーピング領域を設ける必要がある。それらの
フィールド分離を形成するための工程は、チップ上の素
子の間のスペース（即ち、素子実装密度）及び素子の電
気的特性吟影響を与える。フィールド分離酸化物領域の
下のフィールド分離ドーピング領域は、しばしば″寄生
チャネル阻止領域″と呼ばれ。
ＦＥＴの如き素子の能動領域以外の寄生ＭＯ８閾値電圧
を制御するため、又低濃度にドープされた基板が用いら
れているときに、フィールド分離酸化物領域の下の反転
による望ましくない導通を防ぐために用いられる。フィ
ールド分離酸化物領域にフィールド分離ドーピング領域
を整合させるために、従来多くの技術が用いられている
。その１つの技術は、更にもう１つのりソグラフイ・マ
スク工程を用いる方法であるが、そのような余分のマス
ク工程を用いる方法の欠点については、既に種々論しら
れている。自己整合されたフィールド分離ドーピング領
域を有する埋設酸化物分離領域を形成するためには、素
子領域を画成するために。
窒化シリコン（Ｓ１３Ｎ４）層の如き酸化障壁層を設け
ることも知られている。その画成を助け、下のシリコン
基板への損傷を防ぐために、上記窒化シリコン層の両側
に薄い二酸化シリコン（Ｓ　ｉ　Ｏ２）層を設けること
もできる。素子領域を画成するために用いられるフォト
レジスト・パターンは、注入マスクとしても働き、それ
らのレジスト領域は後に形成される素子領域の上に配置
される。
米国特許第４１４４１０１号明細書は、単一のりソグラ
フイ・マスク工程しか用いずに、自己整合されたフィー
ルド分離ドーピング領域を設ける、広い概念を開示して
いる。集積回路の製造に用いられるリソグラフィ・マス
ク工程は最もクリチ刀ルな工程であるので、出来る限り
少ないマスク工程を用いることが重要である。リソグラ
フィ・マスク工程を行う場合には、高い精度及び整合性
並びに充分な配慮が必要とされる。プロセスに於てリソ
グラフィ・マスク工程が１つ増加する度に、マスク欠陥
の可能性が生じ、マスク相互間の整合の問題が増して、
処理の歩留りが低下し、従って製造コストが著しく増加
する。例えば、高温による熱処理の回数の如き、他の要
因も歩留り及びコストに影響を与えるが、ＦＥＴ集積回
路の製造に於ける基本的な目標は、所望の素子構造体の
特定の集積回路配列体を形成するために要する基本的な
りソグラフイ・マスク工程の数を最小限にすることであ
る。上記米国特許第４１４４１０１号明細書は、予め選
択されたフィールド分離酸化物領域の下にフィールド分
離ドーピング領域を形成し且つそれらのフィールド分離
領域を形成するために、単一のりソグラフイ・マスク工
程しか必要としない方法を開示しており、更に具体的に
云えば。
基板上に存在している層の予め選択された領域の下の基
板中にイオン注入によりドープされた領域を設け、それ
らのドープされた領域は上記の基板上に存在している層
の予め選択された領域に自互整合される方法を開示して
いる。その方法は、初ト めに、シリコン基板上にＳ　ｉ　０２層を設けることを
含む。後に、上記酸化物層の予め選択された部分の下に
、イオン注入によりドープされた領域が形成されること
になる。上記酸化物層上にレジスト・マスク層を形成し
、上記レジスト・マスク層により被覆されていない領域
に、上記酸化物層を経て、活性不純物をイオン注入して
、上記酸化物層の下にイオン注入された領域を形成する
。上記レジスト層及び上記酸化物層は、注入されたイオ
ンがそれらを経て浸入することを防ぐマスクとして働く
。上記酸化物層及び上記レジスト層の上に。
アルミニウムの如きリフト・オフ材料を付着し、それか
らレジスト層を除去し、それとともに該レジスト層上に
付着されているリフト・オフ材料も除去する。次にその
レジスト層の下にあった酸化物層の部分を、エツチング
により、残されているリフト・オフ材料をマスクとして
用いて除去する。
それから、残されているリフト・オフ材料をその下の酸
化物層から除去する。その結果、イオン注入領域の上に
配置されている、予め選択されて形成された酸化物層の
領域の境界に対して自己整合されている端部を有するイ
オン注入領域が基板中に得られる。換言すると、このリ
フト・オフ＃術を用いることにより、マスク・パターン
が、イオン注入前の素子領域の上から、イオン注入後の
フィールド分離領域の上に反転される。上のフィールド
分離酸化物領域に対して自負己整合されている端部を有
するフィールド分離ドーピング領域を形成した後、更に
リングラフィ及びイオン注入工程を用いて、ゲート、ソ
ース及びドレイン領域を有するＦＥＴの製造を完成させ
るために必要な酸化物、素子のドーピング領域、及び導
体を形成する。このリフト・オフ技術は、本発明の一実
施例に於て用いられている。
米国特許第４４３５８９６号明細書は、単一のリソグラ
フィ・マスク工程しか用いずに、自己整合された隣接す
るＰ型及びウェル領域を形成する。
シュアル・ウェル領域を有するＣ、ＭＯＳ形成方法を開
示している。それらのウェル領域の自己整合を達成する
ために、異なる厚さを有するＳｉ、Ｎ４層及びＳｉｎ２
層が用いられている。しかしながら、その明細書は、フ
ィールド分離酸化物領域の下にフィールド分離ドーピン
グ領域を形成する場合の問題については、何ら言及して
いない３米国特許第４２８０２７２号明細書は、相互に
離隔するＮ型及びＰ型ウェル領域を形成するために２つ
のマスク工程を用いる従来の方法により、シュアル・ウ
ェル領域を有するＣＭＯ８−ＦＥＴを形成する方法を開
示している。
米国特許第４２４４７５２号明細書は、Ｐチャネル型及
びＮチャネル型の筒構造体を有し、Ｐチャネル型つェル
離域だけが形成されている、ＣＭＯ８−ＦＥＴ集積回路
の形成方法を開示している。
Ｐ型つェハ上に、Ｓｉｎ、層及びＳ　ｉ、Ｎ、層の両方
を形成して、Ｓ　ｉ　０２層と８１３Ｎ４Ｎとのサンド
インチ体を設け、後に上記サンドイツチ体により被覆さ
れている領域に形成されるＰチャネル型素子の両方の能
動領域が画成されるように、上記サンドインチ体をエツ
チングするために、第１マスク工程は、Ｐチャネル型ウ
ェル領域を形成すめためのイオン注入が行われるように
、フォトレジスト・パターンを形成するために用いられ
ている。
上記サンドイツチ体をマスクとして用いて、Ｐ型ドーパ
ント（硼素）をイオン注入することにより、フィールド
分離ドーピング領域を形成する。そのイオン注入は、イ
オン注入の必要なＮチャネル型ウェル及びイオン注入の
不要にＰチャネル型ウェルの両方のフィールド分離領域
中に行われる。それから、Ｐチャネル型及びＮチャネル
型素子の能動領域の酸化を防ぐために、Ｓｉ、Ｎ４層を
マスクとして用いて、上記フィールド分離ドーピング領
域の上に、フィールド分離酸化物領域を形成する。
Ｃ０発明が解決しようとする問題点 本発明の目的は、Ｎ型ウェル領域及びＰ型ウェル領域を
相互に自己整合させ且つフィールド分離ドーピング領域
をそれらのウェル領域に対して自己整合させるために、
単一のりソグラフィ：マスク工程しか必要とせず、拡張
速度のより遅いＮ型ウェルのドーパントをＰ型ウェルの
・ドーパントと別個にドライブさせることができ、ウェ
ル領域及びフィールド分離ドーピング領域の両方のドー
ピング・プロフィルを別個に制御することができる、シ
アル・ウェル領域を有するＣＭＯ５半導体構造体を有す
る集積回路の形成方法を提供することである。
Ｄ０問題点を解決するための手段 本発明は、単一の半導体基体中にＮ型ウェル領域及びＰ
型ウェル領域の両方を有する集積回路の形成方法に於て
、単一のりソグラフイ・マスク工程しか用いずに、上記
Ｎ型及びＰ型ウェル領域の位置と、上記基体の部分の寄
生閾値電圧を制御するためのフィールド分離ドーピング
領域の位置とを限定する、改良された集積回路の形成方
法を提供する。
本発明の方法は、単一のリソグラフィ・マスクを用いて
、ウェル領域のためのマスクを形成し且つ酸化障壁層を
画成する。上記酸化障壁層は、フィールド分離ドーピン
グ領域のための一導電型のドーパントをイオン注入する
間は、イオン注入マスク（吸収層）として働き、後にフ
ィールド分離ドーピング領域を形成するための整合マー
クを形成する犠牲酸化物層を一方のウェル領域の上に桂
成するために、反対導電型のウェル領域を酸化する間は
、酸化障壁層として働き、上記犠牲酸化物層により同時
に吸収される、フィールド分離ドーピング領域のための
反対導電型のドーパントをイオン注入する間は、ドーパ
ント伝達層として働く。
本発明の方法は、一実施例に於て、エピタキシャル・シ
リコン基板上に配置された５ｉ０２層上にＳｉ３Ｎ４Ｍ
を付着することを含む。フォトレジスト層のマスクによ
り、Ｓｉ、Ｎ４層上に、Ｎ型ウェル領域及びＰ型ウェル
領域の位置を限定して、Ｎ型ウェル領域を露出させ、そ
れらの領域からＳｉ３Ｎ４層を除去する。フォトレジス
ト層をＰ型ウェル領域のためのマスクとして用いて、Ｎ
型不純物を、露出しているＳ　ｉ　０２層を経て、エピ
タキシャル・シリコン基板中にイオン注入する。高温に
耐えるように選択することができる材料のリフト・オフ
層をリフト・オフ技術により、上記構造体上に付着させ
、フォトレジスト層をそのリフト・オフ層とともにＰ型
ウェル領域から除去する。
次に、Ｎ型ウェル領域のためのドーパントを別個にエピ
タキシャル・シリコン基板中にドライブさせて、Ｎ型ウ
ェル領域を形成してもよい。それから、Ｎ型ウェル領域
へのイオン注入を防ぐマスクとしてリフト・オフ層を用
いて、Ｐ型ドーパントを上記構造体中にイオン注入して
、Ｐ型ウェル領域を形成する。上記リフト・オフ層をＮ
型ウェル領域の上から除去し、アニール工程を用いて、
更にドーパントをドライブさせて、両ウェル領域のプロ
フィルの形成を完了する。同一工程に於て。
Ｓｉ、Ｎ４層により被覆されていないＮ型ウェル領域の
上に、比較的薄い犠牲５ｉ０２層が成長させる。この成
長酸化物絶Ｒ層は、後の処理工程のための整合マークを
与える。次に、フィールド分離ドーピング領域のための
Ｐ型ドーパントを、Ｐ型ウェル領域の上及びＳｉ３Ｎ、
［の下の薄い初めのＳ　ｉ　０２層中、及びＮ型ウェル
領域の上のより厚い成長させた５ｉ０２層中にイオン注
入する。Ｐ型ウェル領域の上のＳｉＯ□層を保護するマ
スクとしてＳｉ３Ｎ４層を用いて、Ｎ型ウェル領域の上
の５ｉ０２層を除去し、その位置に新しい５ｉＯ２層を
成長させる。Ｎ型ウェル領域の上の新しいＳ　ｉ　０２
層中に、Ｎ型ドーパントをイオン注入する。そのとき、
Ｓｉ、Ｎ４層は、Ｎ型イオンを吸収し、それらがＰ型ウ
ェル領域の上の５ｉｎ２層に達することを防ぐ。
それから、素子を完成させるための後のリソグラフィ・
マスク工程に於て、既に存在している整合マークを用い
ることができ、る。例えば、ウェル領域の回りにフィー
ルド分離領域を設けるために、厚い酸化物層をリソグラ
フィ・マスク工程により付着し、画成する。フィールド
分離酸化物領域を画成する間に、両ウェル領域の能動素
子領域に於ける速にドープされた酸化物層を除去して、
画成されたフィールド分離領域だけにそのドープされた
酸化物層を残す。後の熱サイクルは、各々の残されてい
る酸化物層から選択されたエピタキシャル・シリコン基
板の領域中にＮ型及びＰ型ドーパントをドライブさせて
、フィールド分離酸化物載枠 域の下にフィールド分離ドーピング領域を形成する。
Ｆ、実施例 相互に自己整合されたシュアル・ウェル領域、及び例え
ばフィールド分離領域を形成するための後のりソグラフ
イ・マスク工程に於て用いられる、上記ウェル領域に自
己整合された整合パターンを有しているＣＭＯ５半導体
構造体を、単一のリソグラフィ・マスク工程を用いて形
成する、本発明の方法の一実施例に於ては１次の一連の
工程が用いられる。
（１）第１図に示す如き、初めの工程に於て、高濃度に
ドープされた基板上の低濃度にドープされたエピタキシ
ャル・シリコンの如き、適当な基板１２上に、比較的薄
い（略２５ｎｍ）Ｓｉｎ２暦１０を成長させる。上記Ｓ
　ｉ　Ｏ，層１０上に、比較的薄い（１０乃至２０　ｎ
　ｍ）　Ｓ　ｉ、Ｎ４Ｍ１４を付着する。
（２）第２図に示す如く、比較的厚いフォトレジスト層
１６を、上記Ｓｉ、Ｎ４層１４上に付着し、それからり
ソグラフイ・マスク工程を用いて、上記フォトレジスト
層１６中にシュアル・ウェル領域のパターンを画成する
。Ｎ型ウェル領域になる領域の上の部分を、下のＳｉ、
Ｎ、に層１４とともに除去して、８１０２層の露出領域
１８を形成する（第３図参照）。フォトレジスト層１６
は、前述の米国特許第４２４４７５２号明細書に開示さ
れている如く、後の工程に於けるＮ型不純物の注入を防
ぐために充分な厚さを有しているべきであり、後の工程
に於て用いられるリフト・オフ層の材料と適合する材料
であるべきである。
（３）燐又は砒素の如きＮ型不純物（ドナ一種）を。
領域１８に於けるＳｉ０２層１０を経て基板１２中にイ
オン注入して、Ｎ型ウェル領域２０を形成する。注入エ
ネルギ及びフォトレジスト層１６の厚さは、Ｎ型ウェル
領域の所望の注入が得られるが、その注入が、層１４及
び１０と組合わされた厚いフォトレジスト層１６により
、Ｐ型ウェル領域に達しないように選択される（第４図
参照）。
（３）フォトレジストＮ１６の材料と適合する、ＡＱ、
Ｍｏ、Ｗ等の如きリフト・オフ材料の層２２を付着する
（第５図参照）。リフト・オフ層２２は、後にＰ型ウェ
ル領域を形成するための工程に於て注入される硼素を防
ぐために充分な厚さを有すべきである。
（５）Ｐ型ウェル領域になる領域の上の層１４からフォ
トレジスト層１６及びリフト・オフＭ２２をリフト・オ
フさせて、Ｐ型ウェル領域になる領域が層１４及び１０
を経てイオン注入されるようにする（第６図参照）。
（６）任意の工程として、所望ならば、この時点に於て
、リフト・オフ層２２の材料が高温に耐えることができ
るように選択されている場合には、前当することによっ
て、上記Ｎ型ウェル領域を基板１２中にドライブ即ち拡
散させることができる。
そのような材料は、全屈（モリブデン、タングステン等
）、又は酸化物である。そのような任意の工程は、Ｎ型
ウェル領域がＰ型ウェル領域と別個にドライブ即ち拡散
されることを可能にする。
（７）Ｎ型ウェル領域２０への注入を防ぐマスクとして
リフト・オフ層２２を用いて、Ｐ型不純物（硼素）を注
入して、Ｐ型ウェル領域２４を形成する（第７図参照）
。
（８）Ｎ型ウェル領域２０の上からリフト・オフ層２２
を除去し、Ｎ型ウェル領域２０及びＰ型つェル鳥域２４
の両方を、それらの拡散プロフィルが略最終的な所望の
状態になる迄、アニールする。
それと同時に、後のマスク処理に於て用いられる整合段
部３０を基板１２中に設けるために、中位の厚さく略５
０ｎｍ）の犠牲Ｓ　ｉ　０２層２９をＮ型ウェル領域２
０の上に成長させる（第８図参照）。
（９）Ｐ型ウェル領域２４の上の比較的薄いＳｉｎ。
層１０中にフィールド分離ドーピング領域のためのＰ型
不純物を注入する。Ｎ型ウェル領域２０の上のより厚い
Ｓｉｎ２層２９も、上記Ｐ型不純物でドープされるが、
Ｓｉ０２層２９の厚さは、それらの不純物がＮ型ウェル
領域２０に達することを防ぐ（第８図参照）。
（１０）　Ｎ型ウェル領域２０からドープされた犠牲Ｓ
ｉ０２層２９をエツチングにより除去する。Ｐ型つェル
鳥域２４の上のドープされたＳｉｎ２層１０は、該領域
２４の上に存在するＳｉ、Ｎ、層１４によって保護され
る（第９図参照）。
（ｕ）　Ｎ型ウェル領域２０上に、比較的薄い（略２５
乃至４０ｎｍ）Ｓｉ０２層３２を再び成長させる。Ｐ型
ウェル領域２４の上に存在しているＳｉ、Ｎ４層１４が
該領域２４の酸化を防ぐ。砒素の如きＮ型不純物を、Ｎ
型ウェル領域２０の上の比較的上薄いＳｉ０２層３２中
に注入する。その注入電圧は、Ｐ型ウェル領域２４の上
の５１３　Ｎ　４Ｎ１４がその注入の略全てを吸収する
ように選択される（第１０図）。
（１２）前の工程に於てＮ型不純物をドープされている
Ｓｉ３Ｎ、層１４をＰ型ウェル領域２４から剥離させる
（第１１図）。
この時点に於て、Ｎ型ウェル領域２０及びＰ型ウェル領
域２４が相互に整合させており、それらのＮ型ウェル領
域２０とＰ型ウェル領域との境界に整合段部３０が形成
されており、各々のウェル領域上には、各ウェル領離の
ためのフィールド分離ドーピング領離の形成に必要な導
電性の不純物を既にドープされたＳ　ｉ　０２層３２及
び１０が形成されている、シュアル・ウェル構造体が、
単一のＩＪソグラフイ・マスク工程で、形成されている
。
それらのＳ　ｉ　０２層３２及び１０は段部３０に自整
合されており、段部３０はＮ型及びＰ型ウェル領域に自
己整合されている。
フィールド分離領域の形成を完了するためには、更に次
の一連の工程を行う。
（１３）リソグラフィ・マスク工程を用いて、フィール
ド分離酸化物領域として用いられる比較的厚いフィール
ド分離酸化物Ｍ３４（第１２図）を付着し、フィールド
分離酸化物領域３６及び３８（第１３図）を限定する領
域以外の厚いフィールド分離酸化物層３４をエツチング
により除去して、フィールド分離酸化物領域３６及び３
８を画成する。即ち、このエツチング処理の間に、先に
ドープされたＳｉｎ２層３２及び１０が、各々のウェル
領域２０及び２４の能動素子領域から除去される。
（１４）適当な熱サイクルを用いて、各々のドープされ
たＳ　ｉ　０２層３２及び１０からＮ型及びＰ型のドー
パントを基板中にドライブ（拡散）させて、フィールド
分離酸化物領域３６及び３８の下に各々フィールド分離
ドーピング領域４０及び４２を形成する（第１４図参照
）。
（１５）ＦＥＴの如き素子を形成するために、誘電体層
の再成長、導体の付着等を行う。
所望ならば、Ｐ型基板中にＮ型ウェル領域だけが形成さ
れるように、上記リフト・オフ工程を除くこともできる
。他は、同一の工程が用いられるが、フォトレジスト層
１６は、上記注入工程（７）と上記アニール工程（８）
との間の別個の工程に於て除去される。
【図面の簡単な説明】
第１図乃至第１１図は本発明の方法の一実施例の重要な
処理工程を示す一連の断面図、第１２図乃至第１４図は
第１図乃至第９図の工程に於て形成された整合マークを
用いて、フィールド分離領域を完成させるために更に用
いられる処理工程を示す一連の断面図である。 １０・・・・Ｓ　ｉ　Ｏ２層（第１絶縁層−フイ〜ルド
分離ドーピング領域を形成するために予めＰ型にドープ
される絶縁層）、１２・・・・エピタキシャル・シリコ
ン基板（半導体基体）、１４・・・・Ｓｉ、Ｎ。 層（第２絶縁り、１６・・・・フォトレジスト層（マス
ク）、１８・・・・５ｉｎ２層の露出領域、２ｏ・・・
・Ｎ型ウェル領域、２２・・・・リフト・オフ層、２４
・・・・Ｐ型ウェル領域、２９・・・・犠牲Ｓｉｎ、層
（成長酸化物絶縁層）、３０・・・・整合段部（整合マ
ーク）、３２・・・・Ｓ　ｉ　Ｏ，層（新しい絶縁層−
フィールド分離ドーピング領域を形成するために予めＮ
型にドープされる絶縁層）、３４・・・・フィールド分
離酸化物層、３６．３８・・・・フィールド分離酸化物
領域、４ｏ、４２・・・・フィールド分離ドーピング領
域。 出願人　　インターナショナル・ビジネス・７　　　　
　　　　　　　　マシーンズ・コーポレーション代理人
　　弁理士　　岡　　１）　次　　生（外１名） ３１Ｐ、（、）　　又Ｌゴ　７５Ａｓ、（、）Ｐ型Ｂ−
（、） ＮＪ！ＭＡｓ トーピシグ舅０氏

Claims (1)

  1. 【特許請求の範囲】 単一の半導体基体中にＮ型ウェル領域及びＰ型ウェル領
    域の両方を有する集積回路の形成方法に於て、単一のリ
    ソグラフィ・マスク工程しか用いずに、上記Ｎ型及びＰ
    型ウェル領域の位置と、上記基体の部分の寄生閾値電圧
    を制御するためのフィールド分離ドーピング領域の位置
    とを限定する、集積回路の形成方法であつて、 （ａ）上記基体の表面に第１絶縁層を形成し、 （ｂ）上記第１絶縁層上に、酸素の拡散を防ぐように予
    め選択された材料より成る第２絶縁層を形成し、 （ｃ）マスク中の露出領域により上記Ｎ型ウェル領域の
    位置が限定されるように、上記第２絶縁層上に、リソグ
    ラフィ・マスクを形成し、上記露出領域から上記第２絶
    縁層を除去し、 （ｄ）上記Ｐ型ウェル領域への注入を防ぐマスクとして
    上記マスクを用いて、上記基体中にＮ型不純物を注入し
    、 （ｅ）上記Ｎ型ウェル領域の上の上記第１絶縁層上及び
    上記Ｐ型ウェル領域の上の上記マスク上に、リフト・オ
    フ層を形成し、上記Ｐ型領域の上の上記マスクを、該マ
    スク上の上記リフト・オフ層とともに除去し、 （ｆ）上記Ｎ型ウェル領域への注入を防ぐ注入マスクと
    して上記リフト・オフ層を用いて、上記基体中にＰ型不
    純物を注入し、 （ｇ）上記Ｎ型ウェル領域の上に残されている上記リフ
    ト・オフ層を除去し、上記Ｎ型及びＰ型ウェル領域に所
    望のドーピング・プロフィルが形成されるように、上記
    基体をアニールし、上記Ｎ型ウェル領域に於ける上記基
    体の部分だけが成長酸化物絶縁層に変えられて、整合マ
    ークとして用いられる整合段部が上記基体中に形成され
    るように、上記基体を酸化し、 （ｈ）上記Ｎ型ウェル領域への注入を防ぐマスクとして
    上記成長酸化物絶縁層を用いて、上記第１絶縁層中にＰ
    型不純物を注入し、上記Ｐ型ウェル領域の上の上記第２
    絶縁層をエッチング・マスクとして用いて、上記Ｎ型ウ
    ェル領域の上の上記成長酸化物絶縁層を除去し、 （ｉ）上記Ｎ型ウェル領域の上に新しい絶縁層を形成し
    、上記Ｐ型ウェル領域の上の上記第１絶縁層への注入を
    防ぐマスクとして上記Ｐ型ウェル領域の上の第２絶縁層
    を用いて、上記の新しい絶縁層中にＮ型不純物を注入す
    ることを含む、 集積回路の形成方法。
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