JPH02284462A - 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス - Google Patents

単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、相補形金属酸化物半導体（ＣＭＯ５）集積回
路、例えば、Ｇ、Ｍ、トルー−−ＣＧ、Ｍ、Ｄｏｌｎｙ
）Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ）、　　ＶＱ　
　１　　、ＥＤ−３３、Ｎｏ。
１２、ページ１９８５−１９９１　（１９８６年）に掲
載の論文「アナログ／デジタル　パワーＩＣアプリケー
ションのためのエンハンストＣＭＯ５（Ｅｎｈａｎｃｅ
ｄ　０ＭＯ３ｆｏｒ　Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ　
Ｐｏｗｅｒ　ＩＣＡｐｐｌｉｃａｔｉｏｎｓ）　、ＩＩ
において開示のＣＭＯ３集積回路の製造に関する。
〔技術の背景〕
ＣＭＯ３集積回路は、ますます多様な電子用途を持つよ
うになっている。少なくとも二つの重要なりラスのＣＭ
Ｏ３集積回路、つまり、動作電圧が約６ポルト以下の低
電圧回路、及び動作電圧が約３０ボルト以−１−の高電
圧回路が存在する。さらに、この二つのクラスの間の最
も重要な差異は、より高い動作電圧は、より高い゛正圧
のＭＯ３Ｉ・ランジスタのソースとドレイン間のチャネ
ル領域がアバランシェ　ブレークダウンを経験すること
なく、より高い誘導電場に耐えることである。この結果
として、この二つのクラスは、−競に、形式の差のみか
、パラメータの差も伴う。これら差異は、大きな処理１
＝の差をも必要とし、典型的には、個々のクラスは、共
通のチップ内の他のクラスと組合わせてではなく、自体
の別個のチップ内に形成される。
但し、両者のタイプを共通のチンプ内に、あるいは、単
結晶基板内に形成するためのプロセスを開発することは
望ましいことであり、様々なプロセスがこの目的のため
に提案されている。
世し、これらプロセスは、通常、非常に複雑であり、確
立されているプロセスの大きな修止を必要とする。
より一般的な低電圧ＣＭＯＳデバイスを製造するための
確立されたプロセスからの少しの修ＩＩ−のみですむ共
通チップ内に高電圧ＣＭＯ３及び低電圧ＣＭＯ３の１ｉ
ＬＪ方を形成するための改良されたプロセスが要求され
る。
ＭＯ３＋−ランジスタのソースとドレイン間に誘導され
る電場に対するより高いアバランシェ　ブレークダウン
電圧を実現するための一つの好ましい形式は、ドレイン
がチャネル領域と標準の強くドープされたドレイン部分
との中間の軽くドープされた拡張部分を含む軽＜１・−
プされたドレイン（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ　ｄｒ
ａｉｎ　　、　Ｌ　Ｄ　Ｄ　）構造である。
これに加えて、高電圧ＭＯＳトランジスタの場合は、厚
さか、通常使用される低電圧ＭＯＳトランジスタ、典型
的には、約４０ｎｍ（４００オンゲスｉ・ローム）より
も厚い、典型的には、少なくとも、６５ｎｍ（６５０オ
ングストローム）　ノＪγさを持つゲート酸化物を含む
ことが有利である。
この追加の厚さは、ゲートＳ化物層の電気的過剰ストレ
ス（ｅ　ｏ　ｓ）に対する追加された保証として機能す
る粗さを提供する。
〔発明の要約〕
本発明によるプロセスは、請求の範囲１に記載される特
徴を持つ。
本発明は、共通のチップ内に高電圧及び低電圧の両方の
ＣＭＯＳデバイスを提供するためのプロセスに関し、こ
れは、基本的に、確☆されているｎ−タイプ井戸、低電
圧ＣＭＯ３集積回路プロセスに　ｒｐ、　−のイオン打
込みステップを加え、また幾つかのあまり重大でないマ
スキング及びマスク設計の変更を行なうこと必要とする
。
より具体的には、この新規のプロセスの初期の段階にお
いて、ｐ−チャネル（ＰＭＯ３）ｌ−ランジスタに対す
るｎ−タイプ井戸なｐ−タイプ基板内に形成するための
標準のトーナー　イオン打込みステップとともに使用さ
れるマスクが、これに加えて、高電圧ｎ−チャネル（Ｎ
ＭＯ３）ｌ−ランジスタに対する拡張ｎ−タイプ井戸を
形成するように修正される。これに加えて、この新規の
方法は、高電圧ＰＭＯ３＋・ランジスタを形成するため
に使用されるＰ−タイプ井戸を形成するための追加のア
クセプター　イオン打込みステップを含む。
より具体的には、ｐ−タイプ拡張井戸を形成するこの打
込みステップのパラメータは、打込まれたイオンをドラ
イブ　インする（奥に追いやる）ために、標準のフィー
ルドＭ化（ｆｉｅｌｄｏｘｉｄａｔｉｏｎ　５ｔｅｐ）
を使用することを許す。
さらに１個々の高電圧トラン・２スタ内に、追加のより
厚いゲート酸化物層を達成する好ましい実ｋ　ｊｕｊ様
においては、このプロセスの中間ステージにおいて、醇
化物エンチング　ステップを局所化するために使用され
るマスクが、個々の高電圧トランジスタの活性領域内の
醇化物を保護し、個々の高電圧トランジスタのゲート酸
化物層が終極的に、個々の低電圧トランジスタのゲート
Ｓ化物層より厚くなるように修止される。
本発明は、以下の詳細な説明を特許請求の範囲及び図面
を参照しながら読むことによって一層明白となるもので
ある。なお、図面における寸法は１確ではないことに注
意する。さらに、図面内においては、高ドープされた領
域（少なくとも、約ｌＸ１０１９不純物／ｃｍ”の不純
物濃度）がプラスの符号（例えば、ｎ、　＋　）によっ
て示され、低ドーブされた領域（約５Ｘ１０１６不純物
／゛ＣｍＪ以−トの濃度〕がマイナスの符じ−（例えば
、ｐ−）によってノ丁くされる。
〔発明の実施例〕
第１Ａ図には、低ドープされたｐ−タイプ１２基板内に
形成された低ドープされたｎ−タイプ井戸１１内に全体
が含まれる低ドープさ、れたドｌ／イア　（Ｉｉｇｈｌ
ｙ−ｄｏｐｅｄ　ｄｒａｉｎ、　　Ｌ　Ｄ　Ｄ　）タイ
プの高電圧ＰＭＯ５Ｉ・ランジスタ１０の周知の形式が
示される。ｎ−タイプ井戸１１内には、ＬＤＤＰＭＯＳ
トランジスタの本発明による低ドープされたドレイン拡
張として機能する低ドープされたＰ−タイプ井戸１４が
巣を作る。井戸１４内の強くドープされたＰタイプ領域
１６はトランジスタの通卓のドレインとして機能する。
井戸ｌｌ内の高ドーズされたＰ−タイプ領域１８はトラ
ンジスタのソースとして機能する。　基板１２の−１−
側表面１２ａの所の相対的に厚いフィールド酸化物領域
２０はトランジスタ１０の活性表面領域の終端を定義し
、これを基板１２の表面の所の他のトランジスタからア
イ２ノｌ／−ｌ・する機能を果たす。通常、これら領域
は、丁に＼酸化シリコンから成るか、慣習的に、゛酸化
物パあるいは“シリコン酸化物層と説明されており、こ
こでも以障そのように呼ばれる。さらに、本発明のプロ
セスにおいて使用される“醇化物″あるいは“シリコン
酸化物゛′層と呼ばれる他の層も、通常、二酸化シリコ
ンを主とする層である。
ＪＩいフィールド酸化物の領域２１が、オプションとし
て、ｐ−井戸１４の中間領域の４−に含まれる。相対的
に薄い二酸化シリコン層２２は、ゲート誘′市体として
機能し、表面１２ａ上７ｋｐ−タ・イブ　ソース１８の
端からフィールド酸化物の領域２１まで伸びる。ポリシ
リコン　ゲート電極２４はこのゲート酸化物層２２上を
伸び、フィールド酸化物領域２１の一部と重なる。この
重複は、ゲート電極２４か疑似電極プレートとして機能
し、トランジスタのブレークタウン特性を向」−させる
ことが知られている。
約−〇、８５ホルトの域値電圧及び少なくとも＝３０ボ
ルトのアバランシェ　ブし・−フタラン電圧を持つよう
に設計された典型的な実施態様においては、基板１２は
約１８　　ｏｈｍｓ−ａｍの固有抵抗を提供するための
約５ｘ１５１５不純物濃度／　ｃ　ｍ　−’の平均アク
セプター濃度を持ち、ゲート酸化物層２２は約６５ｎｍ
（６５０）の厚さを持ちｐ−一井戸１４とＰ−タイプ　
ソース１８との間のチャネルは約４マイクロメータの長
ざを持ちケ−１・電極２２のド側に伸びる井戸１４のこ
れがフィールド酸化物領域２１と重複するまでの部分は
約１ミクロンの長さを持ち、そしてフィールド酸化物領
域２１と重複するゲート電極の長さは約２ミクロンメー
タである。ｎ−井戸１１は約４ミクロンの深さ及び約１
ｘ１６１６不純物／Ｃｍ３の平均濃度を持ち、そして、
ｐ−井戸１４は、約４ｘ１．６１６不純物／ｃｍ３の平
均濃度及び約１ミクロンの深さを持つ。
第１Ｂ図にはＬ　Ｌ　Ｄタイプの高電圧ＮＭＯＳトラン
ジスタ３０が示される。これは、ｐ−タイプ基板１２を
含み、この中に低ドープされた本発明によるドレイン拡
張を提供する働きをする低ドープされたｎ−タイプ井戸
３２が形成される。この中に従来の高ドープされたｎ−
夕・イブ　下レイン３４が形成される。ｐ−タイプ基板
１２内の表面１２ａの所の高ドープされたｎ−タイプ領
域３６はソースとして機能する。厚いフィールド酸化物
領域３８はトランジスタ３０の活性表面領域を定義する
。薄いゲート酸化物領域４０が表面１２ａを覆い、ドレ
イン３４とゲート酸化物層４０の終端との間に伸びる中
間の厚いフィールド酸化物層３つに伸びる。ポリシリコ
ン　ゲート電極４２がゲート酸化物層４０−Ｌ、を伸び
、第１図のＬＤＤＰＭＯＳトランジスタの場合と同様に
、厚いフィールド酪化物部分３９と重なり、これも疑似
フィールド　プレートとして機能する。
このＬＤＤ　　ＮＭＯ３＋−ランジスタ３０の加Ｊ：を
第１Ａ図のＬＤＤ　　ＰＭＯＳトランジスタ１０の加工
ど−に’＋にでＪるようにするために、基板１２の基本
パラメータ、ゲート酸化物層２２及び４０の厚さ、及び
ｎ−タイプ井戸１１及び３２のドーピング及び深さがこ
の二つのトランジスタにおいて同一にされる。これに加
えて、トランジスタ３０においては、ｎ−タイプのソー
ス３６及びＩ・レイン３４は１ｘ１０２０ト一ナー／ｃ
ｍ’の平−均濃度にドープされ、これらは約０．３ミク
ロンの深さを持つ。ｎ−タイプ　ソース３６とｎ−タイ
プ拡張カル＋３２との間のチャネルの長さは、約７ミク
ロンであり、ケーＩ・電極重複の様々な・Ｊ′／、Ｉ：
はＰＭＯＳトランジスタ１０の場合と回−である。
トランジスタ３０においては、域値電圧は約１．４ボル
ト、そして、アバランシェ　ブレークダウン電圧は少な
くとも３０ポルトである。
第１Ｃ図には、前と同様にその中に低ドープされたｎ−
タイプ井戸５２が形成されるｐ−タイプ基板１２を含む
従来の低電圧ＰＭＯ３＋−ランジスク５０かン１＜され
る。高１・−ブされたｐ−タイプ。
ソース５４とドレイン５５はｎ−タイプ井戸５２内で離
して置かれる。ケート酩化物層５７とポリシリコン　グ
ー１電極５８は、ソース５４どドレイン５５の間にＰＭ
Ｏ３＋＝ランジヌタの特徴として横たわる表面１２ａの
部分の４二に横たわる。厚いフィールド酸化物領域５９
はトランジスタ５０の活性表面領域の両端を定義する。
却下を−・緒にできるようにするために、ソース５４６
ドレイン５５．基板１２及びｎ−タイプ井戸５２の１・
−ピングは、第１Ａ図に示されるＬＤＤ　　ＰＭＯ３＋
・ランジスタ■０の対応する要素のドーピングと回−に
される。ソース５４とドレイン５５との間のチャネルの
長さは、これも約１．５ミクロンとされ、この低電圧ｌ
・ランジスタ内のゲート酸化物の厚さは、−０，７５ボ
ルトの域値電圧がケ、えられるように約４０ｎｍ（４０
０）にされる。アバランシェ　ブレークダウン電圧は、
少なくとも、約−１５ボルトである。
ｉｌＤ図には従来の低電圧ＮＭＯＳトラソジスタ６０か
示される。これも低ドープされたｐ−タイプ基板１２内
に形成され、表面１２ａの所に離れて位置された高ドー
プされたｎ−タイプ　ソース６２及び高ドープされたｎ
−タイプ　ドレイン６４を含む。薄いゲート酸化物層６
５及びポリシリコン　ゲート電極６６かソース６２とト
レイ〉′６４のと間のチャネルを本発明による方法にて
覆う。厚いフィールド酸化物領域６８がトランジスタ６
０の活性表面領域の［１１４端を定義する。
加ニーを一緒にできるようにするために、トランジスタ
６０のソース６２．ドレイン６４．及び基板１２のドー
ピングは、第１Ｂ図に示されるＬＤＤ　　ＮＭＯ５トラ
ンジスタの対地する要素のドーピングと同一にされ、ゲ
ート酸化物層６５は第１Ｃ図に示される相補ＰＭＯ５＋
−ランジスタ５０のゲート酸化物層５７と同一の厚さを
持つ。
トランジスタ６０のチャネルの長さは、１．５ミクロン
である。トランジスタ６０の域値電圧及びアバランシェ
　ブレークダウン電圧は、それぞれ、＋０．７５ボルト
である。
前述のように、本発明は、主に、一つの共通の基板」−
に、第１Ａ、ＩＢ　、ＩＣ及びＩＤ図に示される四つの
形式のトランジスタを、モノリシック集積回路内で使用
するためのこの四つの形式の各々の一つあるいは複数を
含む個別のチンプが得られるように効率的に製造するた
めのプロセスに関する。但し、必要であれば、共通の基
板」−にこの四つの形式を製造した後に、この基板をこ
の四つの形式の全部は含まないチップが与えられるよう
にカットすることもできる。
典型的には、このようなモノリシック集積回路において
は、低電圧トランジスタは、信号処理のためのロジ・ツ
ク及び中間ステージの所で使用され、−力、高電圧トラ
ンジスタは、この集積回路の入力及び出力ステージにお
いて使用される。この集積回路は、特に、真空蛍光デイ
スプレィあるいは自動データ　パスをドライブするため
に有効であると考えられる。これに加えて、この集積回
路は、論理レベル電圧源をオン　チップ電圧整流回路か
ら派生することを可能とする。
高電圧及び低電圧の両方のペアのＣＭＯＳトランジスタ
を含む集積回路によって他の様々な機能を提供できるこ
とは勿論である。
次に本発明のプロセスの一例としての実施態様の説明に
入る。
第２Ａ図には、低１・′−プされたｐ−タイプ基板１２
が示されるか、この中に第１Ａ、Ｉ　Ｂ　、］、　Ｃ及
びＩＤ図に示される各々のトランジスタの−っが形成さ
れる。基板１２は、通常のＭＯ３技術の場合のように、
その−１，側表面１２ａが＜１００＞結晶平面に沿って
横たわるようにカットされたｒｌｉ結晶シリコン　ウェ
ーハの一部である。ノ。（板１２の一部を形成するこの
ウェーハは、扱いが便利なような上方なノゾさ、典型的
には、５８４．２と６６０．４ミクロン（２３と２６ミ
ル）との間の厚さにされる。処理ごれるウェーハの横方
向の寸法は、通常、ウェーハがその後、各々か、説明の
タイプの一つあるいは複数のトランジスタを含む複数の
チップにカットできるのに１−分な大きさを持つ。但し
１図面は、各々の一つのみを含む基板部分に向けられて
いる。
このプロセスは、図面２Ａに示されるように、ｎ−タイ
プの井戸を形成するように使用されるトーナー打込み表
面領域１７１，２７１及び３７１を基板１２内に間隔を
おいて提供することがら間々ｒｆされる。この第１的を
達成するために障壁として十分に厚いシリコン醇化物の
層（約５５０ナノメータの厚Ｓ）が最初に基板１２の１
−側表面１２ａトに熱的に形成される。次に、フォトリ
ソグラフィーを使用して、この酸化物層がシリコン基板
１２の」−側表面１２ａのｎ−タイプ井戸が形成される
べき部分が裸にされるようにパターン化される。次に基
板１２が裸にされたシリコン部分１−に薄い酸化物（例
えば、５０ナノメータ）の層を形成するように処理され
る。これら薄い酸化物層の部分は、主に、その後のイオ
ン打込みの際に、シリコン基板１２の表面１２ａを打込
みを犬きくブロックすることなしに保護するために設計
され、一方、厚い層の部分は、基板１２の下側に横たわ
る領域へのこの打込みをブロックすることを意図する。
次に、ウェーハに１〜−ナー　イオンが薄い酸化物層部
分の下側の表面部分の所に局在するインオ打込み領域が
形成されるように打込まれる。典型的には、この打込み
は、リンの約１２５ＫｅＶの加速電圧における４、５ｘ
ｌＯ１’イオン−Ｃｍ／のドーズ量にて行なわれる。好
ましぐは、この打込みは、周知の方法にて、チャネリン
グ効果を少なくするために直角の角度から行なわれる。
結果が２Ａ図に示されるが、ここでは、基板１２の上側
表面１２ａは、厚い酸化物の層部分１７０ａ、２７０ａ
、３７０ａ及び４７０ａ薄い酸化物の層部分１７０ｂ、
２７０ｂ及び３７０ｂ、並びにそれぞれ？：ｊｊい酸化
物層部分１７０ｂ、、２７０ｂ及び３７０ｂの下側に横
たわるトーナー打込み領域１７１，２７１及び３７１を
含む。矢印７２は打込み中のイオンを示す。
これに加えて、垂直のｎ−ｐ−ｎ双極トランジスタが、
オプションとして、この共通基板内に、実質的に追加の
ステップなしに形成される。この場合は、第四のｎ−タ
イプ井戸がこの基板内に示される三つのｎ−タイプの井
戸を形成するために使用されたのと同一の打込みによっ
て形成され次に、基板１２かリン　イオンを基板１２の
奥に追いやり、そこにｎ−タイプ井戸を形成するために
加熱される。典型的な加熱条件は、１２００°Ｃ１約４
時間である。次に、基板１２が基板の−下側表面−４−
の酸化物層を除去するために処理される。この結果とし
て、第２Ｂ図にボされるような構造か得られる。つまり
、このリン打込み領域がｎ−７４７１１戸１７４，２７
４及び３７４を形成する。
次に、図面２Ｃに示されるように、ｎ−井戸１７４内に
選択的にアクセプター打込み領域１７５が形成されるが
、これは、打込み後、高電圧ＰＭＯＳトランジスタ内の
ｐ−タイプ　ドレイン拡張として機能する。これを達成
するために、典型的には、５０ナノメータの厚さの保護
酸化物層７６が基板の上側表面上に成長され、フォトレ
ジストのマスキング層（図示無し）がこの上に堆積され
る。このフォト１／シストが、次に、下側の保護酸化物
層の領域１７５が形成されるべき所が露出され、他の所
は、アクセプターの打込みをプロ、７りするマスクとし
て残されるようにパターン化される。次に、選択的に領
域１７５を形成するためにホウ素が打込まれる。−例と
して、このホウ素は、１２０ＫｅＶにて１．５ｘｌｏＩ
ｊイオノ−Ｃｍ−２のドーズ量にて打込まれる。この追
択によって、長所として、ホウ素のｐ−タイプ　ドレイ
ン拡張井戸を形成するドライブ　インをにらし、その後
厚いフィールド酸化物領域を形成するときに使用される
熱ステップの際にこれが起こるようにすることができる
。
さらに、」二に述べたように、この基板内に垂直のｎ−
ｐ−ｎトランジスタを形成したいときは、このホウ素打
込みステップがこのｎ−ｐ−ｎ垂直トランジスタのｐ−
タイプ　ベースを形成するために使用される第四のｎ−
タイプ井戸内にホウ素打込み領域を形成するために使用
される。
様々な厚さのフィール１−酸化物領域を得るために、醇
化を要求される通りに局所化するために、基板１２の上
側表面１２ａ１−に第一のマスクが形成される。
これを達成するために、−・つの層、−例として、約２
００ナノメータの厚さの窒化シリコンが、通常の低圧化
学蒸着（ＬＰＣＶＤ）プロセスによって薄い酸化物層７
６」−に形成される。この窒化物層が、次に、フォトリ
ソグラフィック的に通常の方法にて厚いフィールド酸化
物領域が要求される所の窒化物か除去され、第２Ｄ図に
見られるように、窒化シリコンの領域１７８，２７８゜
３７８及び４７８によって形成されるマスクが残される
ようにパターン化される。
さらに、通常、厚いフィールド酸化物領域下の基板１２
内の望ましくない表面反転効果を阻止するための手段が
取られる。この目的のために、通常、アクセプター　イ
オンが選択的に厚いフィルド酸化物領域の下側の基板１
２のｐ−タイプ表面部分１２ａ内に選択的に打込まれる
。このために、フォトレジスト うに、窒化シリコン　マスクを覆うマスク８０か形成さ
れるようにパターン化される。このマスク８０は、ｎ−
タイプ井戸内に含まれない、及び窒化シリコンによって
カバーされてない露出された表面領域を除去する。次に
、基板１２に、第２Ｄ図の矢印８１によって示されるよ
うに、ホウ素が、−例として、３５ＫｅＶの加速電圧に
て、１、４ｘｌＯ１３−１’オフ　−　Ｃ　ｍ−”　（
７）　ｌ”　−　スｊｔ：にて打込まれる。この低い加
速電圧は、結果として、非常に浅い打込みを与える。図
面を筒中にするために、この打込みの基板１２の組成へ
の影響は、第２Ｄ図及びこれ以降の図面には反映さ、れ
でない。
これは、不純物の濃度のみか影響を受け、基板の導電タ
イプには影響がないためである。
この打込みステップの後に、フォトレジストマスク８０
が基板１２の表面１２ａ＋に横たわるパターン化された
窒化シリコン１７８，２７８。
３７８を露出するために除去される。基板１２が、次に
、このパターン化された窒化シリコンによって保護され
てない表面１２ａの部分Ｊ−に要求される厚い、典型的
には、約８５０ナノメーターの厚さのフィールド酸化物
領域を形成するために１０５０°Ｃの温度にて、約４時
間加熱される。この加熱ステップはまた領域１７５内に
打込まれたホウ素をｎ−タイプ井戸１７４内のｐ−タイ
プ拡張井戸１８２（第２Ｅ図）を形成するようにドライ
ブ　インする働きを持つ。
次に、基板１２の−１−側表面１２ａが厚いフィールド
酸化物領域を残して全て露出きれる。これを達成するた
めに、フィールド酸化の際に窒化シリコン　マスク−に
に形成された酸化物、Ｍ化シリコン　マスク、及び、最
後に、この窒化シリコンマスクの下側の薄い酸化物が、
通常、順番に除去される。厚い方のフィールド酸化物領
域は、通常、これらステップによって、殆ど影響を受け
ない。この結果が第２Ｅ図に示される。ｐ−タイプ拡張
井戸１８２がｎ−タイプ井戸１７４内にあり、厚い酸化
物領域８４が基板−１−の必要とされる所に形成され、
様々なトランジスタの活性表面領域を区切り、また、第
１Ａ図及び第１Ｂ図に示されるＬＤＤタイプのトランジ
スタ内の疑似フィルト　プレートを形成するために使用
される中間酸化物領域を形成する。
次に、薄い、−例として、約４０ナノメークの厚さの酸
化物層が、厚い酸化物領域８４の間のシリコン基板１２
の表面の露出５れた部分の１−に成長される。これに続
いて、このトランジスタの将来の活性領域に対応するシ
（板の領域１−にホウ素イオンの低濃度の浅い打込みが
行なわれ、これによってトランジスタの活性表面の表面
電位が、この表面が本発明のプロセスによって形成され
るトランジスタに典型的なエンハンスメント　モード）
・ランジスタ動作に対してより良くなるようにセットさ
れる。−例としてのドーズ−ｈｌ：は、３５ＫｅＶ（１
）力Ｕ速電用におけるＪ、、３５ｘｌＯｌフイオン−Ｃ
ｍ２の昂である。。この打込みステップの影響も、図面
においては、これらが表面濃度のみに影響をり一え、基
板１２の表面伝導タイプには影響を与えないために示さ
れない。
前述の如く、説明の本発明による好まｌ、い実施態様に
おいては、高電圧トランジスタには、低重圧トランジス
タよりも厚いゲート、Ｍ化物層が′ｊ−えられる。これ
を達成するために、マスキングとして有効なフォＩ・レ
ジメ）・の層が、次に、基板１２の−１−側表面１２ａ
上に堆積され、低電圧ＰＭＯＳ及びＮＭＯＳトランジス
タの活性表面領域に対応する領域から選択的に、これに
領域上の形成されたばかりの薄いシリコン酸化物層を裸
にするために除去される。この裸にされた薄い酸化物層
が、次に、低電圧Ｉ・ランジスタの活性表面領域に対応
する領域から選択的に除去される。
この結果が第２Ｆ図に示される。パターン化されたフォ
トレジスト層８６が高電圧ＣＭＯ（、トランジスタを収
容する基板１２の部分を覆い、こうして、これらｌ・ラ
ンジスタの活性領域」二に前に形成された薄い酸化物層
８８を保護する。低電圧ｌ・ランジスタが形成されるべ
き表面領域りには、フォト１／シスト　マスクはなく、
このため前に形成された薄い酸化物層は除去される。
次に、ゲート酸化物層の形成が完結される。これを達成
するために、フォトレジスト りの部分が除去される。次に、基板１２が再び酸ｆヒ雰
囲気に高温にて露出され，低重圧トランジスタが形成さ
れるべき裸の表面１　２　ａ　４二に約４０すノメータ
の厚さの新たな酸化物層が成長され，また同時に、この
露出によって、高電圧トランジスタが形成されるべきＩ
ｊＯから存在する４０ナノメータの厚さの酸化物層８８
がさらに厚くされる。
幾つかのケースにおいては、最初に形成された薄い酸化
物層が域値打込み（ｔｈｒｅｓｈｏｌｄ　ｉｍｐｌａｎ
ｔ）の際に露出され、従って、ホウ素に富むため、この
薄い酸化物層をパターン化する代わりに完全に除去する
方が良い場合がある。この除去の後に、基板１２１−に
、きれいな薄い酸化物層が成長される。このきれいな酸
化物層の謎いゲート酸化物が要求される所がＩ択的に除
去される。次に、追加の酸化ステップか、前と同様に、
薄いケートｓ化物層が要求される所に新たな薄い酸化物
層を成長するため、及び厚いゲート酸化物層が要求され
る残されたきれいな酸化物層をさらに厚くするために遂
行される。
第２Ｇ図に示されるごとく、結果として、市′市圧トラ
ンジスタが形成されるべき表面上に要求される厚い酸化
物層１８９　、２８９かり−えられ、低電圧トランジス
タが形成されるべき表面上にこれよりも薄い酢化物層３
８９及び４８９が与えられる。
次に、全てのトランジスタに対するゲート電極を提供す
るポリシリコン層が周知の任意の方法によって基板１２
の一Ｉ−側表面りに堆積される。典型的には、これは、
低圧化学蒸着にて約３５０ナノメータの厚さのポリシリ
コン層を形成することから成る。
このポリシリコン層は、通常、ゲート電極としての役割
に要求されるように、高導電性になるようにドープされ
る。−例として、これは、基板１２をこの層が堆積され
た後に、ホスフィン　ガスの雰囲気内において、ポリシ
リコン層飽和させるように加熱することによって行なわ
れる。ポリシリコン層をゲート電極を区切るようにパタ
ーン化する前に、これは、好ましくは、デグレーズ（ｄ
ｅ−ｇｌａｚｅｄ　）される。つまり、ドーピング　ス
テップの際に表面上に形成されたフォスホシリケート層
がエツチングにて除去される。
ポリシリコン層をパターン化するために、朋型的には、
これが最初にフォトレジスト層にてコートされ、このフ
ォトレジスト層が様々なトランジスタのゲート電極が形
成されるべき所のボ１ノシ１ノコンをマスクするために
パターン化される。次に、露出されたポリシリコンが除
去され、第２Ｈ図に示されるように、ポリシリコン７（
ｉ極１９６゜２９６．３９６　、及び４９６のみが残さ
れる。
次に、四つの形式のトランジスタのソース及びドレイン
領域が、−例として、ソース及びドレインの整合を確保
するために、このポリン１ノコン電極をマスクとして使
用してイオン打込みによって形成される。
通常、高ドープされたｎ−タ・イブ　ソース及びドレイ
ン領域が、高ドープされたｐ−タイプソース及びドレイ
ン領域の前に形成される。しかし、通常、ポリシリコン
電極１−にこれらを後のプロセスの１ｉｆｌに保護する
ために、−時的な酸化物の薄い層が形成される。
（，１１Ｌ、これら高ドープされた領域のイオン打込み
の前に、基板１２ににフォＩ・レジストの層が」に供さ
れ、このフォトレジストの層がＮＭＯ５Ｉ−ランシスタ
のソース及びドレインとして機能する高１・−プされた
ｎ−タイプ領域を形成するために、ジ（板１２のトーナ
ー　イオンを打込む領域を開けるようにパターン化され
る。
一例として、これら高ドープされたｎ−タイプ領域は、
二重の打込みによって形成される。
つまり、第一のステップにおいて、ヒ素が１００Ｋ　ｅ
　Ｖの加速１Ｅ圧にて６．５ｘｌＯイオン−０ｍ−２の
ドーズ量だけ打込まれ、次のステップにおいて、リンが
７０ＫｅＶの加速電圧にて１ｘ１０１’イオンｃｍ−２
の添加量だけ打込まれる。この打込みの後に、９００°
Ｃにて１５分間のアニーリングが行なわれる。
さらに　垂直のｎ−ｐ−ｎを形成する場合は、この打込
み手順が垂直ｎ−ｐ−ｎｊ・ランジスタのエミッター及
びコレクター　コンタクト領域を形成するためにも使用
される。
次に；ＰＭＯＳトランジスタの高ドープされたｐ−タイ
プ　ソース及びＩ・レインが形成される。
これを達成するために、基板−１−に再びフォトレジス
トの層が形成され、次に、アクセプター　・ｒオン打込
みに露出されるように、このｐ−タイプソース及びドレ
インが形成されるべき領域がパターン化される。これら
を形成するために、−例として、基板にフッ化ホウ素（
ＢＦ２）が、７０ＫｅＶの加速電圧及び３ｘｌＯ１５イ
オン−ｃｍ−２のドーズ量にて打込まれる。この打込み
の後に、フォトレジス］・　マスクが除去される。第２
■図に結果が示される。これは、要求される共通基板へ
の低電圧ＣＭＯＳデバイス及び高電圧ＬＤＤＣＭＯＳデ
バイスの統合に必要な基本構造を表わす。
さらに、このホウ素打込みステップが垂直ｎｐ−ｎトラ
ンジスタに対するベース　コンタクト領域を形成するた
めに使用される。
第２Ｉ図に示されるように、高電圧ＬＤＤＰＭＯ３ｈラ
ンジスクがｎ−タイプ井戸１７４内に形成される。これ
は、その中にｐ−タイプ　ドレ・ｒン１９０か形成され
るｐ−タイプ拡張井戸１８２を含む。ｐ−タイプ　ソー
ス１９２がｎタイプ井戸１７４内に形成される。ポリシ
リコン層−１・電極１９６が相対的に厚い酸化物ゲーｊ
・１８９Ｊ−に横たわり、中間フィールド酸化物領域１
９８と重複する。
高′市圧ＬＬＤ　　ＮＭＯＳトランジスタがｐ−タイプ
基板１２内に形成され、これは、ｎ−タイプ拡張井戸２
７４内に含まれるｎ−タイプ　ソース２９２及びｎ−タ
イプ　ドレイン２９０を含む。
ポリシリコン　ゲー＋−＊極２９６は、比較的厚いゲー
トＳ化物層２８９−１−に横たわり、また、中間フィー
ルド酸化物領域２９８と重複する。
低電圧ＰＭＯＳトランジスタは、ｎ−々イブ井Ｊ−１３
７４内に、Ｐ−タイプ　ソース３９０及びｐタイプ　ド
レインにて形成される。ポリシンコン　ケート電ｇｉ３
９６は、比較的薄いケート酸化物層３８９」二に横たわ
る。
低電圧ＮＭＯＳトランジスタはｐ−タイプ基板１２内に
ｎ−タイプ　ソース４９２及びｎ−タイプ　ドレイン４
９０によって形成され、ポリシリコン　ゲート４９６は
、比較的薄いケート酸化物層４８９］二に横たわる。
但し、システ１、内に使用するためには、これらトラン
ジスタの様々な電極にオーミック　コンタクトを提供す
ることが必要である。また、基板１２の表面のバシブ化
及び保護のために必要な様々なニーディ〉′グ、並ひに
個別のトランジスタを集積回路に相！１７［接続するた
めに必斃とされる金属レベルを提供することが要求され
る。
これらの処理のためには様々な周知の技術が使用でき、
本発明は、これら特定の方法に依存するものではない。
但し、これらその後の一例としての処理は以ドのように
行なわれる。
次に、基板が−・例どして、約５００ナノメータの厚さ
のフォスホシリケ−１・　ガラスの層にてコーティング
され、その後、周知の方法によって、堆積されたガラス
の？Ｐ′度を高めるために９００　’Ｃにおける短い加
熱サイクルが遂行される。金属コンタクト層を被着する
前に、この上への様々なパターン化された層の被着のた
めに、実質的に平坦でなくなった表面がまず滑らかにさ
れる。
これは、基板１２１−に、典型的には、数百ナノメータ
の厚さのガラスの層を塗布し、表面の所のへこみを満た
すことによって達成される。次に、この塗４ｊされたガ
ラスの密度を−Ｌげるために、これが窒素内で約８２５
℃の温度にて約１０分間加熱される。
次に、様々なトランジスタのソース、ドレイン及びゲー
ト電極に抵抗の低いオーミック　コンタクトを提供する
ために、これらコンタクトが作られるべきカラス　コー
ティング内にコンタクト開口が開けられる。
−の目的のために、塗布されたガラス（ソゲ）層がフォ
］・１／シストの層にてコートされ、次にこのガラス層
を通じて様々なソース、ドレイン及びヶ−１・電極への
コン〃り１・が形成されるべき領域か露出されるように
パターン化される。
好ましイは、コンタクト金属がうまく満たされるように
先の細くなった側壁を持つはっきりしたコンタクト開口
を形成するために、ウェーハか１伎初に等方性湿式エツ
チング剤、例えば、フッ（ＩＺ水素の水溶液内で処理さ
れ、これに続いて、周知の方法によって、異カ性乾式プ
ラズマ　エツチングが遂行される。
−・例として、金属コンタクトが表面１−に６００ナノ
メータの厚さのアルミニウム／銅／′シリコン合金（好
ましくは、重量にて、約９８部のアルミニウム、１部の
銅、１部のシリコン）の層を被ｒｉすることによって形
成される。この金属層か、次に、要求されるコンタクト
のために必要とされない金属層を露出するために周知の
方法にてフォトレジストの層にてコーティングされ、こ
のイぐ要な金属が次に適当な技術によって除去される。
通常、必要に応じて、トランジスタの様々な電極を相互
接続するために第二のレベルの金属、及びこの集積回路
デバイスを一つのシステムに相ＬＩ］接続するためのポ
ンチ１ング　パッドが提供される。これを達成するため
に、既に被着されている第一のレベルの金属と被ニアＩ
′５れるー、き第二のレベルの金属との間に電気的な隔
離を作るために、典型的には、約８００ナノメータの厚
さのシリコン酸化物の層が、基板１２の表面にに、例え
ば、ブラスマ被着プロセヌにて被着される。プレーナー
でなくなる傾向を持つ結果としての表面が、前と同様に
、約５００す／メータの厚さのガラスの層をこの表面上
に塗ＩＨ１Ｌ、、次に、これらの殆どを実質的に平な表
面が残されるようにエッチ　パックすることによって、
より平−にされる。この−トにさらに、典型的にはプラ
ズマ　プロセスによって、約４００十ノメータの厚さの
別のニー酸化シリコンの層が被着される。
ここでも、第二のレベルの金属の被着の前に、第二のし
・ベルの金属によってコンタク）・されるべき第一・の
レベルの金属の部分を露出するために被着された様々な
層内にアクセス　ゾーンが形成される。この目的のため
に、ここでも上側表面がフォトレジスＩ・のマスキンキ
層にて力／大−され、これか、次に、被７Ｉされた層内
のアクセス　シンが形成されるべき所に開［１か形成さ
れるようにパターン化される。マスク内に開１−１が形
成された後に、第二のレベルへのコンタクトか要求され
る第二のレベルの金属を露出するために被着された酸化
物の層及び塗布されたカラスの中間層内に対応する開口
が形成される。
これに続いて、第一のレベルの金属の被着がＱｊなわれ
るが、これには、−例として、第一のレベルの金属に対
して使用されたのと同一のアルミニウム／銅／シリコン
合金が使用される。この第゛のし・ベルの金属が、次に
、適当にパターン化される。
次に、典型的には、通常、プラズマ促進化学丸首（ＰＥ
ＣＶＤ）を使用して、第二のレベルの金属を保護するた
めにウェー・ハの表面−Ｊ−に窒化シリコンの層が被着
される。
最後に、第二のレベルの金属のポンチインクパッドが提
供されるべき所か裸にされる。これは、典型的には、最
初に、この表面上にフォトレジストの層を被着し、次に
、この第二の１７ベルのホンディング　パッドが形成さ
れるべき所が露出されるようにパターン化される。
最後に、通常、これら金属をパシベート（ｐａｓｓｉｖ
ａｔｅ　）するために、基板１２が約４２５°Ｃにて約
１時間水素／′アルゴン雰囲気内で加熱される。
ここに説明の特定のプロセスは単に本発明の一般原理を
図解するためのものであり、請求の範囲にて定義される
本発明の範囲から逸脱することなく様々な変更が可能で
ある。例えば、説明の様々な層及び領域の寸法を色々変
えることができる。
これに加えて、様々なステップのパラメータ、例えば、
使用される材料及びドーズ量、並びに、温度、時間、及
び加速′市川を変えることもできる。
さらに、幾つかのケースにおいては、ステップの順番を
、請求される本発明の範囲に影響することなく変えるこ
ともでき６つ ここに説明の特定のプロセスにおいては、その中に各々
ＰＭＯ３及び高電圧ＮＭＰＯ３ｌ・ランシスタによって
使用されるｎ−タ・イブ井戸か形成されるバルクとして
ｐ−タイプノ１（板が使用された。
別の方法として、ｎ−タイプ基板をバルクとして使用し
、この中に各々のＮＭＯ３及び高電圧ＰＭＯ３）ランシ
スタによって使用される別個のｐ−タイプ井戸を形成す
ることもできる。これは残りの処理の対応する調節を必
要とする。
さらに、通常、ウェーハは、最終的に、各々がこのウェ
ーハ内に形成された四つの異なる形式のＭＯＳトランジ
スタの各々の一つあるいはそれ以上を含むチップにカッ
トされる。但し、場合によっては、ウェーハを、例えば
、二つの高電圧形式のみを含む幾つかのチ・ンプ及び低
電圧形式のみを含む別の幾つかのチップにカントし、次
に、この二つのタイプのチップをシステムに使用るため
に共通の印刷回路基板あるいはサポート上に組合わせる
ことが必要なときもある。このアプローチの場合でも、
両方のタイプのチップが単一の製造ライン」−で共通に
製造できるという長所がある。
さらに、本発明のプロセスの好ましい実施態様において
は、高電圧デパ・ｆ層内により厚いゲート酸化物層が形
成されたが、これは、本発明にとって必須ではなく、こ
れを回避することもできる。
これに加えて、十−記の関連する日本への特許申請にお
いて説明されているように、このプロセスは共通の基板
内に追加の垂直双極トランジスタを形成するように修正
することもできる。
【図面の簡単な説明】
第１Ａ図、１３図、ＩＣ図及びＩＤ図は、本発明のプロ
セスによる全てが共通の基板を共有する、それぞれ、高
電圧ＰＭＯＳトランジスタ、高電圧ＮＭＯＳトランジス
タ、低電圧ＰＭＯ５トランジスタ及び低′市用ＮＭＯＳ
トランジスタの周知の形式の断面図であり； 第２Ａ図、２Ｂ図、２０図、２Ｂ図、２Ｂ図、２Ｆ図、
２Ｇ図、２Ｂ図及び２■図は、本発明の一例としての実
施態様に従って第１Ａ図、１３図、ＩＣ図及びＩＤ図内
に示される４つのトランジスタ形式の各々の一つを含む
ように処理された選択されたステージでのノ１（板の断
面図である。 〔主要部分の符号の説明〕 １２・・・・・・・・・・・共通基板

Claims (1)

  1. 【特許請求の範囲】 １、一方の導電タイプの共通基板（１２）内に該一方の
    タイプ及び反対の導電タイプの低電圧トランジスタ及び
    該一方のタイプ及び反対の導電タイプの高電圧トランジ
    スタを形成するためのプロセスであり、該両方のタイプ
    の高電圧トランジスタが低ドープされたドレインを持つ
    タイプであり、ドレイン拡張井戸（１８２、２７４）を
    含み、該一方の導電タイプのトランジスタが反対の導電
    タイプの井戸（１７４）内に形成されている前記プロセ
    スにおいて、該反対の導電タイプの高電圧トランジスタ
    の各々の該反対の導電タイプのドレイン拡張井戸（２７
    ４）が該一方の導電タイプのトランジスタの該反対の導
    電タイプの井戸（３７４）の形成といっしょに形成され
    、該一方の導電タイプの高電圧トランジスタの各々の該
    一方の導電タイプのドレイン拡張井戸（１８２）が該反
    対の導電タイプのその井戸（１７４）への別個のイオン
    移入によって形成されることを特徴とするプロセス。 ２、該プロセスがさらに厚いゲート酸化物層を、選択的
    に、該高電圧トランジスタ内に第一の酸化物層（８８）
    を高電圧トランジスタのゲート及び低電圧トランジスタ
    のゲートの両方が提供されるべき所に成長することによ
    って提供するステップ、該第一の酸化物層（８８）を低
    電圧トランジスタのゲートが形成されるべき所から選択
    的に除去するステップ、及び、次に、第二の酸化物層（
    ３８９、４８９）を該第一の酸化物層が除去された所に
    成長させると同時に、該第一の酸化物層（１８９、２８
    ９）の該高電圧トランジスタのゲートが形成されるべき
    所の厚さを増すステップが含まれることを特徴とする請
    求項１に記載のプロセス。 ３、該共通基板（１２）がｐ−タイプの導電性であり、
    該一方の導電タイプのトランジスタの各々がｎ−タイプ
    井戸（１７４、２７４、３７４）内に形成され、該反対
    の導電タイプの高電圧トランジスタの各々のｎ−タイプ
    ドレイン拡張井戸（２９０）がイオン打ち込み及びドラ
    イブインステップにて形成され、これらステップがまた
    該一方の導電タイプのトランジスタの該ｎ−タイプ井戸
    （１７４、２７４、３７４）を形成し、そして、該一方
    の導電タイプの各々の高電圧トランジスタのｐ−タイプ
    拡張井戸（１８２）が後者の選択的イオン打込みにて、
    そのｎ−タイプ井戸（１７４）の部分内に形成されるこ
    とを特徴とする請求項１に記載のプロセス。 ４、共通の基板（１２）内に低ドープされたドレイン及
    びこれら低ドープされたドレインと離れたＮＭＯＳ及び
    ＰＭＯＳトランジスタを形成するために該プロセスが、
    単結晶シリコンｐ−タイプ基板（１２）の上側表面（１
    ２ａ）の所に間隔をおいて複数の局在化されたｎ−タイ
    プ井戸（１７４、２７４、３７４）を形成するステップ
    を含み、ここで、これらの幾つかは、ＰＭＯＳトランジ
    スタを形成するために使用され、他の幾つかは低ドープ
    された領域を含むＮＭＯＳトランジスタのドレイン拡張
    井戸（２７４）を形成するために使用され、該プロセス
    がさらに、該複数のその中にＰＭＯＳトランジスタが形
    成される第一のグループの井戸（１７４）にアクセプタ
    ーイオン打込みス テップを含み、ここで該ＰＭＯＳトランジスタが該低ド
    ープされたドレインに対するドレイン拡張井戸を形成す
    るために使用される低ドープされたドレインを持ち、該
    プロセスがさらに、該表面（１２ａ）内に該表面（１２
    ａ）の所に形成されるトランジスタの活性表面領域の両
    端を規定するための厚いフィールド酸化物領域（８４、
    １９８、２９８）を形成し、これによって、該打込まれ
    たアクセプターイオンを低ドープされたドレインを含む
    べきＰＭＯＳトランジスタの該低ドープされたドレイン
    に対するｐ−タイプ拡張井戸（１８２）が形成されるよ
    うにドライブインすることを特徴とする請求項１に記載
    のプロセス。 ５、該プロセスがさらに、アクセプターイオンを該ｐ−
    タイプ拡張井戸（１８２）の選択された領域内に該低ド
    ープされたドレインを持つ該ＰＭＯＳトランジスタのた
    めの高ドープされたドレイン領域（１９０）を形成され
    るように打込み、同時にまた、アクセプターイオンを低
    ドープされたドレインから離れてＰＭＯＳ トランジスタのソース（３９０）及びドレイン（３９２
    ）を形成するために該複数の第二のグループのｎ−タイ
    プ井戸（３７４）内に打込むステップを含むことを特徴
    とする請求項４に記載のプロセス。 ６、該プロセスがさらに、低ドープされたドレインタイ
    プのＮＭＯＳトランジスタの局在化 された高ドープされたｎ−タイプドレイン （２９０）を形成するために該複数の第三のグループの
    ｎ−タイプ井戸（２７４）の選択された領域内に、及び
    、低ドープされたドレインから離れた所にＮＭＯＳトラ
    ンジスタのソース（４９２）及びドレイン（４９０）を
    形成するために該ｐ−タイプ基板（１２）の選択された
    領域内にドーナーイオンを打込むステップを含むことを
    特徴とする請求項６に記載のプロセス。 ７、該プロセスがさらに、該トランジスタの各々に多結
    晶シリコンゲート（１９６、２９６、３９６、４９６）
    を提供するステップ、及び該基板（１２）内に形成され
    たトランジスタのソース、ドレイン及びゲートに個々の
    コンタクトを提供するステップを含むことを特徴とする
    請求項６に記載のプロセス。 ８、共通の基板（１２）内に低ドープされたドレインを
    含み、当該低ドープされたドレインから離れたＰＭＯＳ
    トランジスタ、及び低ドープされたドレインを含み、低
    ドープされたドレインから離れたＮＭＯＳトランジスタ
    を形成するために該プロセスがｐ−タイプ基板（１２）
    内に、共通のプロセスにて、ＬＤＤタイプのＰＭＯＳト
    ランジスタを収容するための第一のグループのｎ−タイ
    プ井戸（１７４）、ＬＤＤタイプでないＰＭＯＳトラン
    ジスタを収容するための第二のグループのｎ−タイプ井
    戸（３７４）及びＬＤＤタイプのＮＭＯＳトランジスタ
    のドレイン拡張領域を形成するための第三のグループの
    井戸（２７４）を形成するステップ；ＬＤＤタイプのＰ
    ＭＵＳトランジスタのドレイン拡張領域を形成するため
    に、前記ｎ−タイプ井戸（１７４）の第１のグループの
    各々の中にｐ−タイプ井戸（１８２）を形成するステッ
    プ；一緒に、該第一のグループの井戸の各々のｎ−タイ
    プ井戸（１７４）内にｐ−タイプソース （１９２）、このｐ−タイプ井戸（１８２）内にｐ−タ
    イプドレイン（１９０）、そして、該第二のグループの
    ｎ−タイプ井戸の各々の井戸（３７４）内にｐ−タイプ
    ソース（３９０）及びｐ−タイプドレイン（３９２）を
    形成するステップ；及び一緒に、該第三のグループの井
    戸の各々のｎ−タイプ井戸（２７４）内にｎ−タイプの
    ドレイン（２９０）、そしてｐ−タイプの基板（１２）
    内に第三のグループの各々のｎ−タイプのドレイン（２
    ９０）と協力してソース（２９２）として機能してＬＤ
    ＤタイプのＮＭＯＳトランジスタを形成するようにする
    ように位置されたｎ−タイプの領域、及びＬＤＤタイプ
    でないＮＭＯＳトランジスタのソース（４９２）及びド
    レイン（４９０）として協力するｎ−タイプ領域（４９
    ０、４９２）を形成するステップを含むことを特徴とす
    る請求項１に記載のプロセス。 ９、共通の基板（１２）内にＬＤＤタイプの相対的に低
    電圧のＣＭＯＳトランジスタ及び相対的に高電圧のＣＭ
    ＯＳトランジスタの両方を含む集積回路を形成するため
    に該プロセスがｐ−タイプ基板（１２）の表面（１２ａ
    ）の所に比較的厚い部分（１７０ａ、２７０ａ、３７０
    ａ、４７０ａ）及び比較的薄い部分（１７０ｂ、２７０
    ｂ、３７０ｂ）を持つシリコン酸化物の不均一の層を形
    成するステップ；該基板に、実質的に酸化物の厚い部分
    （１７０ａ、２７０ａ、３７０ａ、４７０ａ）によって
    ブロックされ、酸化物の薄い部分（１７０ｂ、２７０ｂ
    、 ３７０ｂ）の下側の基板部分（１７１、２７１、３７１
    ）内に打込まれるドーナーイオンを照射するステップ；
    打込まれたドーナーイオンをさらに深く追いやり基板（
    １２）内にｎ−タイプ井戸（１７４、２７４、３７４）
    を形成するために基板（１２）を加熱するステップ；シ
    リコン酸化物の不均一の層を除去し、均一の厚さの第二
    の層（７６）を再成長させるステップ；該第二の層の表
    面上に、基板（１２）内に形成されるＬＤＤタイプの高
    電圧ＰＭＯＳトランジスタの低ドープされたドレイン拡
    張として機能するｐ−タイプ井戸（１８２）が中に選択
    的に形成されるｎ−タイプ井戸（１７４）の上に位置す
    る開口を含む第一のマスキング層を形成するステップ；
    アクセプターイオンを該第一のマスキング層内の開口を
    通じて該選択されたｎ−タイプ井戸（１７４）内に打込
    むステップ；第二の層の表面上に、基板内のトランジス
    タを横方向に分離し、また高電圧トランジスタの疑似フ
    ィールドプレートをサポートするためのフィールド酸化
    物領域が形成されるべき所に開口を持つ窒化シリコンの
    層（１７８、２７８、３７８、４７８）を被着するステ
    ップ；該第二の層の表面上にｎ−タイプ井戸（１７４、
    ２７４、３７４）が形成された部分を除いて開口を持つ
    第二のマスキング層（８０）を形成するステップ；該第
    二のマスキング層（８０）あるいは窒化シリコン（２７
    ８、４７８）によってマスクされてない基板（１２）内
    にｎ−タイプ井戸（１７４、２７４、３７４）を覆わな
    いフィールド酸化物領域の下側へのフィールド打込みを
    提供するために基板（１２）内にアクセプターイオンを
    打込むステップ；該第二の層の表面から第二のマスキン
    グ層（８０）を除去するステップ；窒化シリンコ層内の
    開口内に露出される基板（１２）の所にフィールド酸化
    物領域（８４、１９８、２９８）を形成する目的のため
    、また高電圧ＬＤＤＰＭＯＳトランジスタが形成される
    べき第二の選択されたｎ−タイプ井戸（１７４）内にｐ
    −タイプ拡張井戸（１８２）を形成するために打込まれ
    たアクセプターイオンをドライブインする目的のた めに基板（１２）を加熱するステップ；シリコン窒化物
    層（１７８、２７８、３７８、４７８）及び均一なシリ
    コン酸化物層（７６）を該表面（１２ａ）から該フィー
    ルド酸化物領域（８４、１９８、２９８）を残して除去
    するステップ；該フィールド酸化物領域（８４、１９８
    、 ２９８）間の露出された基板（１２）の表面（１２ａ）
    上に第一のゲート酸化物層を成長させるステップ；基板
    （１２）の表面電位をセットするために該基板（１２）
    の表面（１２ａ）にアクセプターイオンを照射するステ
    ップ；基板（１２）の表面（１２ａ）上に低電圧 ＰＭＯＳ及びＣＭＯＳトランジスタが形成されるべき所
    に開口を持つ第三のマスキング層 （８６）を形成するステップ；該第三のマスキング層（
    ８６）によってマスクされてない該第一のゲート酸化物
    層を除去するステップ；該第三のマスキング層（８６）
    を除去するステップ；該低電圧トランジスタの活性表面
    領域内に第二のゲート酸化物層（３８９、４８９）を形
    成するため、及び該高電圧トランジスタの活性表面領域
    内の該第一のゲート酸化物層（１８９、２８９）の厚さ
    を増すために該基板（１２）を加熱するステップ；該層
    状にされた表面上にポリシリコンの層を被着するステッ
    プ；その導電性を増加するために該被着されたポリシリ
    コンの層を熱的にドーピングするステップ；該トランジ
    スタに対するポリシリコンゲート電極（１９６、２９６
    、３９６、４９６）を規定するためにポリシリコンゲー
    ト電極をパターニングするステップ；該表面上に第四の
    マスキング層を被着するステップ；ＮＭＯＳトランジス
    タのソース（２９２、４９２）及びドレイン（２９０、
    ４９０）が形成されるべき基板の領域を露出するために
    該第四のマスキング層をパターン化するステップ；ＮＭ
    ＯＳトランジスタのソース（２９２、４９２）及びドレ
    イン（２９０、４９０）にドーナーイオンを打込むステ
    ップ；該第四のマスキング層を除去するステップ；該表
    面上に第五のマスキング層 を被着するステップ；該第五のマスキング 層をＰＭＯＳトランジスタのソース（１９２、３９０）
    及びドレイン（１９０、３９２）が形成されるべき該基
    板の領域を露出するためにパターン化するステップ；Ｐ
    ＭＯＳトランジスタのソース（１９２、３９０）及びド
    レイン（１９０、３９２）を形成するために該表面にア
    クセプターイオンを打込むステップ；該第五のマスキン
    グ層を除去するステップ；及び該トランジスタのソース
    、ドレイン及びゲート電極への導電性コンタクトを形成
    するステップを含むことを特徴とする請求項１に記載の
    プロセス。
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