JP2510751B2 - 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス - Google Patents

単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、相補形金属酸化物半導体（CMOS）集積回
路、例えば、G.M.ドルニー（G.M.Dolny）らによってIEE
Eトランザクション オン エレクトロン デバイス（I
EEE Transactions on Electron Devices）、Vol.ED−3
3,No.12,ページ1985−1991（1986年）に掲載の論文『ア
ナログ／デジタル パワーICアプリケーションのための
エンハンスドCMOS（Enhanced CMOS for Analog−Digita
l Power IC Applications）』において開示のCMOS集積
回路の製造に関する。
〔技術の背景〕
CMOS集積回路は、ますます多様な電子用途を持つよう
になっている。少なくとも二つの重要なクラスのCMOS集
積回路、つまり、動作電圧の約６ボルト以下の低電圧回
路、及び動作電圧が約30ボルト以上の高電圧回路が存在
する。さらに、この二つのクラスの間に最も重要な差異
は、より高い動作電圧は、より高い電圧のCMOSトランジ
スタのソースとドレイン間のチャネル領域がアバランシ
ェ ブレークダウンを経験することなく、より高い誘導
電場に耐えることである。この結果として、この二つの
クラスは、一般に、形式の差のみか、パラメータの差も
伴う。これら差異は、大きな処理上の差をも必要とし、
典型的には、個々のクラスは、共通のチップ内の他のク
ラスと組合わせてではなく、自体の別個のチップ内に形
成される。
但し、両者のタイプを共通のチップ内に、あるいは、
単結晶基板内に形成するためのプロセスを開発すること
は望ましいことであり、様々なプロセスがこの目的のた
めに提案されている。
但し、これらプロセスは、通常、非常に複雑であり、
確立されているプロセスの大きな修正を必要とする。
より一般的な低電圧CMOSデバイスを製造するための確
立されたプロセスからの少しの修正のみですみ共通チッ
プ内に高電圧CMOS及び低電圧CMOSの両方を形成するため
の改良されたプロセスが要求される。
MOSトランジスタのソースとドレイン間に誘導させる
電場に対するより高いアバランシェ ブレークダウン電
圧を実現するための一つの好ましい形式は、ドレインが
チャネル領域と標準の強くドープされたドレイン部分と
の中間の軽くドープされた拡張部分を含む軽くドープさ
れたドレイン（lightly−doped drain,LDD）構造であ
る。
これに加えて、高電圧MOSトランジスタの場合は、厚
さが、通常使用される低電圧MOSトランジスタ、典型的
には、約40nm（400オングストローム）よりも厚い、典
型的には、少なくとも、65nm（650オングストローム）
の厚さを持つゲート酸化物を含くことが有利である。こ
の追加の厚さは、ゲート酸化物層の電気的過剰ストレス
（eos）に対する追加された保証として機能する粗さを
提供する。
〔発明の要約〕
本発明によるプロセスは、請求の範囲１に記載される
特徴を持つ。
本発明は、共通のチップ内に高電圧及び低電圧の両方
のCMOSデバイスを提供するためのプロセスに関し、これ
は、基本的に、確立されているｎ−タイプ井戸、低電圧
CMOS集積回路プロセスに、単一のイオン打込みステップ
を加え、また幾つかのあまり重大でないマスキング及び
マスク設計の変更を行なうこと必要とする。
より具体的には、この新規のプロセスの初期の段階に
おいて、ｐ−チャネル（PMOS）トランジスタに対するｎ
−タイプ井戸をｐ−タイプ基板内に形成するための標準
のドーナー イオン打込みステップとともに使用される
マスクが、これに加えて、高電圧ｎ−チャネル（NMOS）
トランジスタに対する拡張ｎ−タイプ井戸を形成するよ
うに修正される。これに加えて、この新規の方法は、高
電圧PMOSトランジスタを形成するために使用されるｐ−
タイプ井戸を形成するための追加のアクセプター イオ
ン打込みステップを含む。より具体的には、ｐ−タイプ
拡張井戸を形成する打込みステップのパラメータは、打
込まれたイオンをドライブ インする（奥に追いやる）
ために、標準のフィールド酸化（field oxidation ste
p）を使用することを許す。
さらに、個々の高電圧トランジスタ内に、追加により
厚いゲート酸化物層を達成する好ましい実施態様におい
ては、このプロセスの中間ステージにおいて、酸化物エ
ッチング ステップを局所化するために使用されるマス
クが、個々の高電圧トランジスタの活性領域内の酸化物
を保護し、個々の高電圧トランジスタのゲート酸化物層
が終極的に、個々の低電圧トランジスタのゲート酸化物
層より厚くなるように修正される。
本発明は、以下の詳細な説明を特許請求の範囲及び図
面を参照しながら読むことによって一層明白となるもの
である。なお、図面における寸法は正確ではないことに
注意する。さらに、図面内においては、高ドープされた
領域（少なくとも、約１×1019不純物/cm3の不純物濃
度）がプラスの符号（例えば、ｎ＋）によって示され、
低ドープされた領域（約５×1016不純物/cm3以下の濃
度）がマイナスの符号（例えば、ｐ−）によって示され
る。
〔発明の実施例〕
第1A図には、低ドープされたｐ−タイプ12基板内に形
成された低ドープされたｎ−タイプ井戸11内に全体が含
まれる低ドープされたドレイン（lighly−doped drai
n、LDD）タイプの高電圧PMOSトランジスタ10の周知の形
式が示される。ｎ−タイプ井戸11内には、LDDPMOSトラ
ンジスタの本発明による低ドープされたドレイン拡張と
して機能するドープされたｐ−タイプ井戸14が巣を作
る。井戸14内の強くドープされたｐタイプ領域16はトラ
ンジスタの通常のドレインとして機能する。井戸11内の
高ドープされたｐ−タイプ領域18はトランジスタのソー
スとして機能する。基板12の上側表面12aの所の相対的
に厚いフィールド酸化物領域20はトランジスタ10の活性
表面領域の終端を定義し、これを基板12の表面の所の他
のトランジスタからアイソレートする機能を果たす。通
常、これら領域は、主に二酸化シリコンから成るが、慣
習的に、“酸化物”あるいは“シリコン酸化物”と説明
されており、ここでも以降そのように呼ばれる。さら
に、本発明のプロセスにおいて使用される“酸化物”あ
るいは“シリコン酸化物”層と呼ばれる他の層も、通
常、二酸化シリコを主とする層である。
厚いフィールド酸化物の領域21が、オプションとし
て、ｐ−井戸14の中間領域の上に含まれる。相対的に薄
い二酸化シリコン層22は、ゲート誘電体として機能し、
表面12a上をｐ−タイプ ソース18の端からフィールド
酸化物の領域21まで伸びる。ポリシリコン ゲート電極
24にこのゲート酸化物層22上を伸び、フィールド酸化物
領域21の一部と重なる。この重複は、ゲート電極24が疑
似電極プレートとして機能し、トランジスタのブレーク
ダウン特性を向上させることが知られている。
約−0.85ボルトの域値電圧及び少なくとも−30ボルト
のアバランシェ ブレークダウン電圧を持つように設計
された典型的な実施態様においては、基板12は約18ohms
−cmの固有抵抗を提供するための約5x1515不純物濃度/c
m3の平均アクセプター濃度を持ち、ゲート酸化物層22は
約65nm（650）の厚さを持ち、ｐ−井戸14とｐ−タイプ
ソース18との間のチャネルは約４マイクロメータの長
さを持ち、ゲート電極22の下側に伸びる井戸14のこれが
フィールド酸化物領域21と重複するまでの部分は約１ミ
クロンの長さを持ち、そしてフィールド酸化物領域21と
重複するゲート電極の長さは約２ミクロンメータであ
る。ｎ−井戸11は約４ミクロンの深さ及び約1x1616不純
物/cm3の平均濃度を持ち、そして、ｐ−井戸14は、約4x
1616不純物/cm3の平均濃度及び約１ミクロンの深さを持
つ。
第1B図にはLDDタイプの高電圧NMOSトランジスタ30が
示される。これは、ｐ−タイプ基板12を含み、この中に
低ドープされた本発明によるドレイン拡張を提供する働
きをする低ドープされたｎ−タイプ井戸32が形成され
る。この中に従来の高ドープされたｎ−タイプ ドレイ
ン34が形成される。ｐ−タイプ基板12内の表面12aの所
の高ドープされたｎ−タイプ領域36はソースとして機能
する。厚いフィールド酸化物領域38はトランジスタ30の
活性表面領域を定義する。薄いゲート酸化物領域40が表
面12aを覆い、ドレイン34とゲート酸化物層40の終端と
の間に伸びる中間の厚いフィールド酸化物層39に伸び
る。ポリシリコン ゲート電極42がゲート酸化物層40上
に伸び、第１図のLDD PMOSトランジスタの場合と同様
に、厚いフィールド酸化部分39と重なり、これも疑似フ
ィールド プレートとして機能する。
このLDD NMOSトランジスタ30の加工を第1A図のLDD
PMOSトランジスタ10の加工と一緒にできるようにするた
めに、基板12の基本パラメータ、ゲート酸化物層22及び
40の厚さ、及びｎ−タイプ井戸11及び32のドーピング及
び深さがこの二つのトランジスタにおいて同一にされ
る。これに加えて、トランジスタ30においては、ｎ−タ
イプのソース36及びドレイン34は1x1020ドーナー/cm3の
平均濃度にドープされ、これらは約0.3ミクロンの深さ
を持つ。ｎ−タイプ ソース36とｎ−タイプ拡張井戸32
との間のチャネルの長さは、約７ミクロンであり、ゲー
ト電極重複の様々な寸法はPMOSトランジスタ10の場合と
同一である。トランジスタ30においては、域値電圧は約
1.4ボルト、そして、アバランシェ ブレークダウン電
圧は少なくとも30ボルトである。
第1C図には、前と同様にその中に低ドープされたｎ−
タイプ井戸52が形成されるｐ−タイプ基板12を含む従来
の低電圧PMOSトランジスタ50が示される。高ドープされ
たｐ−タイプ ソース54とドレイン55はｎ−タイプ井戸
52内で離して置かれる。ゲート酸化物層57とポリシリコ
ン ゲート電極58は、ソース54とドレイン55の間にPMOS
トランジスタの特徴として横たわる表面12aの部分の上
に横たわる。厚いフィールド酸化物領域59はトランジス
タ50の活性表面領域の両端を定義する。
加工を一緒にできるようにするために、ソース54,ド
レイン55,基板12及びｎ−タイプ井戸52のドーピング
は、第1A図に示されるLDD PMOSトランジスタ10の対応
する要素のドーピングと同一にされる。ソース54とドレ
イン55との間のチャネルの長さは、これも約1.5ミクロ
ンとされ、この低電圧トランジスタ内のゲート酸化物の
厚さは、−0.75ボルトの域値電圧が与えられるように約
40nm（400）にされる。アバランシェ ブレークダウン
電圧は、少なくとも、約−15ボルトである。
第1D図には従来の低電圧NMOSトランジスタ60が示され
る。これも低ドープさたｐ−タイプ基板12内に形成さ
れ、表面12aの所に離れて位置された高ドープされたｎ
−タイプ ソース62及び高ドープされたｎ−タイプ ド
レイン64を含む。薄いゲート酸化物層65及びポリシリコ
ン ゲート電極66がソース62とトレイン64との間のチャ
ネルを本発明による方法にて覆う。厚いフィールド酸化
物領域68がトランジスタ60の活性表面領域の両端を定義
する。
加工を一緒にできるようにするために、トランジスタ
60のソース62,ドレイン64,及び基板12のドーピングは、
第1B図に示されるLDD NMOSトランジスタの対応する要
素のドーピングと同一にされ、ゲート酸化物層65は第1C
図に示される相補PMOSトランジスタ50のゲート酸化物層
57と同一の厚さを持つ。トランジスタ60のチャネルの長
さは、1.5ミクロンである。トランジスタ60の域値電圧
及びアバランシェ ブレークダウン電圧は、それぞれ、
＋0.75ボルトである。
前述のように、本発明は、主に、一つの共通の基板上
に、第1A、1B,1C及び1D図に示される四つの形式のトラ
ンジスタを、モノリシック集積回路内で使用するための
この四つの形式の各々の一つあるいは複数を含む個別の
チップが得られるように効率的に製造するためのプロセ
スに関する。但し、必要であれば、共通の基板上にこの
四つの形式を製造した後に、この基板をこの四つの形式
の全部は含まないチップが与えられるようにカットする
こともできる。
典型的には、このようなモノリシック集積回路におい
ては、低電圧トランジスタは、信号処理のためのロジッ
ク及び中間ステージの所で使用され、一方、高電圧トラ
ンジスタは、この集積回路の入力及び出力ステージにお
いて使用される。この集積回路は、特に、真空蛍光ディ
スプレイあるいは自動データ バスをドライプするため
に有効であると考えられる。これに加えて、この集積回
路は、論理レベル電圧源をオン チップ電圧整流回路か
ら派生することを可能とする。
高電圧及び低電圧の両方のペアのCMOSトランジスタを
含む集積回路によって他の様々な機能を提供できること
は勿論である。
次に本発明のプロセスの一例としての実施態様の説明
に入る。
第2A図には、低ドープされたｐ−タイプ基板12が示さ
れるが、この中の第1A、1B,1C及び1D図に示される各々
のトランジスタの一つが形成される。基板12は、通常の
MOS技術の場合のように、その上側表面12aが＜100＞結
晶平面に沿って横たわるようにカットされた単結晶シリ
コン ウェーハの一部である。基板12の一部を形成する
このウェーハは、扱いが便利なように十分な厚さ、典型
的には、584.2と660.4ミクロン（23と26ミル）との間の
厚さにされる。処理されるウェーハの横方向の寸法は、
通常、ウェーハがその後、各々が、説明のタイプの一つ
あるいは複数のトランジスタを含む複数のチップにカッ
トできるのに十分な大きさを持つ。但し、図面は、各々
の一つのみを含む基板部分に向けられている。
このプロセスは、図面2Aに示されるように、ｎ−タイ
プの井戸を形成するように使用されるドーナー打込み表
面領域171,271及び371を基板12内に間隔をおいて提供す
ることから開始される。この目的を達成するために、障
壁として十分に厚いシリコン酸化物の層（約550ナノメ
ータの厚さ）が最初に基板12の上側表面12a上に熱的に
形成される。次に、フォトリソグラフィーを使用して、
この酸化物層がシリコン基板12の上側表面12aのｎ−タ
イプ井戸が形成されるべき部分が裸にされるようにパタ
ーン化される。次に基板12が裸にされたシリコン部分上
に薄い酸化物（例えば、50ナノメータ）の層を形成する
ように処理される。これら薄い酸化物層の部分は、主
に、その後のイオン打込みの際に、シリコン基板12の表
面12aを打込みを大きくブロックすることなしに保護す
るために設計され、一方、厚い層の部分は、基板12の下
側に横たわる領域へのこの打込みをブロックすることを
意図する。
次に、ウェーハーにドーナー イオンが薄い酸化層部
分の下側の表面部分の所に局在するインオ打込み領域が
形成されるように打込まれる。典型的には、この打込み
は、リンの約125KeVの加速電圧における4.5x1012イオン
−cm-2のドーズ量にて行なわれる。好ましくは、この打
込みは、周知の方法にて、チャネリング効果を少なくす
るために直角の角度から行なわれる。
結果が2A図に示されるが、ここでは、基板13の上側表
面12aは、厚い酸化物の層部分170a,270a,370a及び470
a、薄い酸化物の層部分170b,270b及び370b、並びにそれ
ぞれ薄い酸化物層部分170b,270b及び370bの下側に横た
わるドーナー打込み領域171,271及び371を含む。矢印72
は打込み中のイオンを示す。
これに加えて、垂直のｎ−ｐ−ｎ双極トランジスタ
が、オプションとして、この共通基板内に、実質的に追
加のステップなしに形成される。この場合は、第四のｎ
−タイプ井戸がこの基板内に示される三つのｎ−タイプ
の井戸を形成するために使用されたのと同一の打込みに
よって形成される。
次に、基板12がリン イオンを基板12の奥に追いや
り、そこにｎ−タイプ井戸を形成するために加熱され
る。典型的な加熱条件は、1200℃、約４時間である。次
に、基板12が基板の上側表面上に酸化物層を除去するた
めに処理される。この結果として、第2B図に示されるよ
うな構造が得られる。つまり、このリン打込み領域がｎ
−タイプ井戸174,274及び374を形成する。
次に、図面2Cに示されるように、ｎ−井戸174内に選
択的にアクセプター打込み領域175が形成されるが、こ
れは、打込み後、高電圧PMOSトランジスタ内のｐ−タイ
プ ドレイン拡張として機能する。これを達成するため
に、典型的には、50ナノメータの厚さの保護酸化物層76
が基板の上側表面上に成長され、フォトレジストのマス
キング層（図示無し）がこの上に堆積される。このフォ
トレジストが、次に、下側の保護酸化物層の領域175が
形成されるべき所が露出され、他の所は、アクセプター
の打込みをブロックするマスクとして残されるようにパ
ターン化される。次に、選択的に領域175を形成するた
めにホウ素が打込まれる。一例として、このホウ素は、
120KeVにて1.5x1013イオン−cm-2のドーズ量にて打込ま
れる。この選択によって、長所として、ホウ素のｐ−タ
イプ ドレイン拡張井戸を形成するドライブ インを遅
らし、その後厚いフィールド酸化物領域を形成するとき
に使用される熱ステップの際にこれが起こるようにする
ことができる。
さらに、上に述べたように、この基板内に垂直のｎ−
ｐ−ｎトランジスタを形成したいときは、このホウ素打
込みステップがこのｎ−ｐ−ｎ垂直トランジスタのｐ−
タイプ ベースを形成するために使用される第四のｎ−
タイプ井戸内にホウ素打込み領域を形成するために使用
される。
様々な厚さのフィールド酸化物領域を得るために、酸
化を要求される通りに局所化するために、基板12の上側
表面12a上に第一のマスクが形成される。
これを達成するために、一つの層、一例として、約20
0ナノメータの厚さの窒化シリコンが、通常の低圧化学
蒸着（LPCVD）プロセスによって薄い酸化物層76上に形
成される。この窒化物層が、次に、フォトリソグラフィ
ック的に通常の方法にて厚いフィールド酸化物領域が要
求される所の窒化物が除去され、第2D図に見られるよう
に、窒化シリコンの領域178,278,378及び478によって形
成されるマスクが残されるようにパターン化される。
さらに、通常、厚いフィールド酸化物領域下の基板12
内に望ましくない表面反転効果を阻止するための手段が
取られる。この目的のために、通常、アクセプター イ
オンが選択的に厚いフィールド酸化物領域の下側の基板
12のｐ−タイプ表面部分12a内に選択的に打込まれる。
このために、フォトレジストの層が第2D図に示されるよ
うに、窒化シリコン マスクを覆うマスク80が形成され
るようにパターン化される。このマスク80は、ｎ−タイ
プ井戸内に含まれない、及び窒化シリコンによってカバ
ーされてない露出された表面領域を除去する。次に、基
板12に、第2D図の矢印81によって示されるように、ホウ
素が、一例として、35KeVの加速電圧にて、1.4x1013イ
オン−cm-2のドーズ量にて打込まれる。この低い加速電
圧は、結果として、非常に浅い打込みを与える。図面を
簡単にするために、この打込みの基板12の組成への影響
は、第2D図及びこれ以降の図面には反映されてない。こ
れは、不純物の濃度のみが影響を受け、基板の導電タイ
プには影響がないためである。
この打込みステップの後に、フォトレジスト マスク
80が基板12の表面12a上に横たわるパターン化された窒
化シリコン178,278,378を露出するために除去される。
基板12が、次に、このパターン化された窒化シリコンに
よって保護されてない表面12aの部分上に要求される厚
い、典型的には、約850ナノメータの厚さフィールド酸
化物領域を形成するために1050℃の温度にて、約４時間
加熱される。この加熱ステップはまた領域175内に打込
まれたホウ素をｎ−タイプ井戸174内のｐ−タイプ拡張
井戸182（第2E図）を形成するようにドライブ インす
る働きを持つ。
次に、基板12の上側表面12aが厚いフィールド酸化物
領域を残して全て露出される。これを達成するために、
フィールド酸化の際に窒化シリコン マスク上に形成さ
れた酸化物、窒化シリコン マクク、及び、最後に、こ
の窒化シリコン マスクの下側の薄い酸化物が、通常、
順番に除去される。厚い方のフィールド酸化物領域は、
通常、これらステップによって、殆ど影響を受けない。
この結果が第2E図に示される。ｐ−タイプ拡張井戸182
がｎ−タイプ井戸174内にあり、厚い酸化物領域84が基
板上に必要とされる所に形成され、様々なトランジスタ
の活性表面領域を区切り、また、第1A図及び第1B図に示
されるLDDタイプのトランジスタ内の疑似フィールド
プレートを形成するために使用される中間酸化物領域を
形成する。
次に、薄い、一例として、約40ナノメータの厚さの酸
化物層が、厚い酸化物領域84の間にシリコン基板12の表
面の露出された部分の上に成長される。これに続いて、
このトランジスタの将来の活性領域に対応する基板の領
域上にホウ素イオンの低濃度の浅い打込みが行なわれ、
これによってトランジスタの活性表面の表面電位が、こ
の表面が本発明のプロセスによって形成されるトランジ
スタに典型的なエンハンスメント モードトランジスタ
動作に対してより良くなるようにセットされる。一例と
してのドーズ量は、35KeVの加速電圧における1.35x1012
イオン−cm-2の量である。。この打込みステップの影響
も、図面においては、これらが表面濃度のみに影響を与
え、基板12の表面伝導タイプには影響を与えないために
示されない。
前述の如く、説明の本発明による好ましい実施態様に
おいては、高電圧トランジスタには、低電圧トランジス
タよりも厚いゲート酸化物層が与えられる。これを達成
するために、マスキングとして有効なフォトレジストの
層が、次に、基板12の上側表面12a上に堆積され、低電
圧PMOS及びNMOSトランジスタの活性表面領域に対応する
領域から選択的に、これに領域上に形成されたばかりの
薄いシリコン酸化物層を裸にするために除去される。こ
の裸にされた薄い酸化物層が、次に、低電圧トランジス
タの活性表面領域に対応する領域から選択的に除去され
る。
この結果が第2F図に示される。パターン化されたフォ
トレジスト層86が高電圧CMOSトランジスタを収容する基
板12の部分を覆い、こうして、これらトランジスタの活
性領域上に前に形成された薄い酸化物層88を保護する。
低電圧トランジスタが形成されるべき表面領域上には、
フォトレジスト マスクはなく、このため前に形成され
た薄い酸化物層は除去される。
次に、ゲート酸化物層の形成が完結される。これを達
成するために、フォトレジスト層86の残りの部分が除去
される。次に、基板12が再び酸化雰囲気に高温にて露出
され、低電圧トランジスタが形成されるべき裸の表面12
a上に約40ナノメータの厚さの新たな酸化物層が成長さ
れ、また同時に、この露出によって、高電圧トランジス
タが形成されるべき前から存在する40ナノメータの厚さ
の酸化物層88がさらに厚くされる。
幾つかのケースにおいては、最初に形成された薄い酸
化物層が域値打込み（threshold implant）の際に露出
され、従って、ホウ素に富むため、この薄い酸化物層を
パターン化する代りに完全に除去する方が良い場合があ
る。この除去の後に、基板12上に、きれいな薄い酸化物
層が成長される。このきれいな酸化物層の薄いゲート酸
化物が要求される所が選択的に除去される。次に、追加
の酸化ステップが、前と同様に、薄いゲート酸化物層が
要求される所に新たな薄い酸化物層を成長するため、及
び厚いゲート酸化物層が要求される残されたきれいな酸
化物層をさらに厚くするために遂行される。
第2G図に示されるごとく、結果として、高電圧トラン
ジスタが形成されるべき表面上に要求される厚い酸化物
層189,289が与えられ、低電圧トランジスタが形成され
るべき表面上にこれよりも薄い酸化物層389及び489が与
えられる。
次に、全てのトランジスタに対するゲート電極を提供
するポリシリコン層が周知の任意の方法によって基板12
の上側表面上に堆積される。典型的には、これは、低圧
化学蒸着にて約350ナノメータの厚さのポリシリコン層
を形成することから成る。
このポリシリコン層は、通常、ゲート電極としての役
割に要求されるように、高導電性になるようにドープさ
れる。一例として、これは、基板12をこの層が堆積され
た後に、ホスフィン ガスの雰囲気内において、ポリシ
リコンをリンにて飽和させるように加熱することによっ
て行なわれる。ポリシリコン層をゲート電極を区切るよ
うにパターン化する前に、これは、好ましくは、デグレ
ーズ（de−glazed）される。つまり、ドーピング ステ
ップの際に表面上に形成されたフォスホシリケート層が
エッチングにて除去される。
ポリシリコン層をパターン化するために、典型的に
は、これが最初にフォトレジスト層にてコートされ、こ
のフォトレジスト層が様々なトランジスタのゲート電極
が形成されるべき所のポリシリコンをマスクするために
パターン化される。次に、露出されたポリシリコンが除
去され、第2H図に示されるように、ポリシリコン電極19
6,296,396,及び496のみが残される。
次に、四つの形式のトランジスタのソース及びドレイ
ン領域が、一例として、ソース及びドレインの整合を確
保するために、このポリシリコン電極をマスクとして使
用してイオン打込みによって形成される。
通常、高ドープされたｎ−タイプ ソース及びドレイ
ン領域が、高ドープされたｐ−タイプ ソース及びドレ
イン領域の前に形成される。しかし、通常、ポリシリコ
ン電極上にこれらを後のプロセスの間に保護するため
に、一時的な酸化物の薄い層が形成される。
但し、これら高ドープされた領域のイオン打込みの前
に、基板12上にフォトレジストの層が提供され、このフ
ォトレジストの層がNMOSトランジスタのソース及びドレ
インとして機能する高ドープされたｎ−タイプ領域を形
成するために、基板12のドーナー イオンを打込む領域
を開けるようにパターン化される。
一例として、これら高ドープされたｎ−タイプ領域
は、二重の打込みによって形成される。つまり、第一の
ステップにおいて、ヒ素が100KeVの加速電圧にて6.5x10
イオン−cm-2のドーズ量だけ打込まれ、次のステップに
おいて、リンが70KeVの加速電圧にて1x1014イオン−cm
-2の添加量だけ打込まれる。この打込みの後に、900℃
にて15分間のアニーリングが行なわれる。
さらに、垂直のｎ−ｐ−ｎを形成する場合は、この打
込み手順が垂直ｎ−ｐ−ｎトランジスタのエミッター及
びコレクター コンタクト領域を形成するためにも使用
される。
次に、PMOSトランジスタの高ドープされたｐ−タイプ
ソース及びドレインが形成される。これを達成するた
めに、基板上に再びフォトレジスの層が形成され、次
に、アクセプター イオン打込みに露出されるように、
このｐ−タイプ ソース及びドレインが形成されるべき
領域がパターン化される。これらを形成するために、一
例として、基板にフッ化ホウ素（BF2）が、70KeVの加速
電圧及び3x1015イオン−cm-2のドーズ量にて打込まれ
る。この打込みの後に、フォトレジスト マスクが除去
される。第2I図に結果が示される。これは、要求される
共通基板への低電圧CMOSデバイス及び高電圧LDD CMOS
デバイスの統合に必要な基本構造を表わす。
さらに、このホウ素打込みステップが垂直ｎ−ｐ−ｎ
トランジスタに対するベース コンタクト領域を形成す
るために使用される。
第2I図に示されるように、高電圧LDD PMOSトランジ
スタがｎ−タイプ井戸174内に形成される。これは、そ
の中にｐ−タイプ ドレイン190が形成されるｐ−タイ
プ拡張井戸182を含む。ｐ−タイプ ソース192がｎ−タ
イプ井戸174内に形成される。ポリシリコンゲード電極1
96が相対的に厚い酸化物ゲート189上に横たわり、中間
フィールド酸化物領域198と重複する。
高電圧LLD NMOSトランジスタがｐ−タイプ基板12内
に形成され、これは、ｎ−タイプ拡張井戸274内に含ま
れるｎ−タイプ ソース292及びｎ−タイプ ドレイン2
90を含む。ポリシリコン ゲート電極296は、比較的厚
いゲート酸化物層289上に横たわる、また、中間フィー
ルド酸化物領域298と重複する。
低電圧PMOSトランジスタは、ｎ−タイプ井戸374内
に、ｐ−タイプ ソース390及びｐ−タイプ ドレイン
にて形成される。ポリシリコン ゲート電極396は、比
較的薄いゲート酸化物層389上に横たわる。
低電圧NMOSトランジスタはｐ−タイプ基板12内にｎ−
タイプ ソース492及びｎ−タイプ ドレイン490によっ
て形成され、ポリシリコン ゲート496は、比較的薄い
ゲート酸化物層489上に横たわる。
但し、システム内に使用するためには、これらトラン
ジスタの様々な電極にオーミック コンタクトを提供す
ることが必要である。また、基板12の表面のパシブ化及
び保護のために必要な様々なコーティング、並びに個別
のトランジスタを集積回路に相互接続するために必要と
される金属レベルを提供することが要求される。
これらの処理のためには様々な周知の技術が使用で
き、本発明は、これら特定の方法に依存するものではな
い。
但し、これらその後の一例としての処理は以下のよう
に行なわれる。
次に、基板が一例として、約500ナノメータの厚さの
フォスホシリケート ガラスの層にてコーティングさ
れ、その後、周知の方法によって、堆積されたガラスの
密度を高めるために、900℃における短い加熱サイクル
が遂行される。金属コンタクト層を被着する前に、この
上への様々なパターン化された層の被着のために、実質
的に平坦でなくなった表面がまず滑らかにされる。
これは、基板12上に、典型的には、数百ナノメータの
厚さのガラスの層を塗布し、表面の所のへこみを満たす
ことによって達成される。次に、この塗布されたガラス
の密度を上げるために、これが窒化内で約825℃の温度
にて約10分間加熱される。
次に、様々なトランジスタのソース、ドレイン及びゲ
ート電極に抵抗の低いオーミック コンタクトを提供す
るために、これらコンタクトが作られるべきガラス コ
ーティング内にコンタクト開口が開けられる。
この目的のために、塗布されたガラス（ソグ）層がフ
ォトレジストの層にてコートされ、次にこのガラス層を
通じて様々なソース、ドレイン及びゲート電極へのコン
タクトが形成されるべき領域が露出されるようにパター
ン化される。
好ましくは、コンタクト金属がうまく満たされるよう
に先の細くなった側壁を持つはっきりしたコンタクト開
口を形成するために、ウェーハが最初に等方性湿式エッ
チング剤、例えば、フッ化水素の水溶液内で処理され、
これに続いて、周知の方法によって、異方性乾式プラズ
マ エッチングが遂行される。
一例として、金属コンタクトが表面上に600ナノメー
タの厚さのアルミニウム／銅／シリコン合金（好ましく
は、重量にて、約98部のアルミニウム、１部の銅、１部
のシリコン）の層を被着することによって形成される。
この金属層が、次に、要求されるコンタクトのために必
要とされない金属層を露出するために周知の方法にてフ
ォトレジストの層にてコーティングされ、この不要な金
属が次に適当な技術によって除去される。
通常、必要に応じて、トランジスタの様々な電極を相
互接続するために第二のレベルの金属、及びこの集積回
路デバイスを一つのシステムに相互接続するためのボン
ディング パッドが提供される。これを達成するため
に、既に被着されている第一のレベルの金属と被着され
るべき第二のレベルの金属との間に電気的な隔離を作る
ために、典型的には、約800ナノメータの厚さのシリコ
ン酸化物の層が、基板12の表面上に、例えば、プラズマ
被着プロセスにて被着される。プレーナーでなくなる傾
向を持つ結果としての表面が、前と同様に、約500ナノ
メータの厚さのガラスの層をこの表面上に塗布し、次
に、これらの殆どを実質的に平な表面が残されるように
エッチ バックすることによって、より平にされる。こ
の上にさらに、典型的にはプラズマ プロセスによっ
て、約400ナノメータの厚さの別の二酸化シリコンの層
が被着される。
ここでも、第二のレベルの金属の被着の前に、第二の
レベルの金属によってコンタクトされるべき第一のレベ
ルの金属の部分を露出するために被着された様々な層内
にアクセス ゾーンが形成される。この目的のために、
ここでも上側表面がフォトレジストのマスキング層にて
カバーされ、これが、次に、被着された層内のアクセス
ゾーンが形成されるべき所に開口が形成されるように
パターン化される。マスク内に開口が形成された後に、
第二のレベルへのコンタクトが要求される第二のレベル
の金属を露出するために被着された酸化物の層及び塗布
されたガラスの中間層内に対応する開口が形成される。
これに続いて、第二のレベルの金属の被着が行なわれ
るが、これには、一例として、第一のレベルの金属に対
して使用されたのと同一のアルミニウム／銅／シリコン
合金が使用される。この第二のレベルの金属が、次に、
適当にパターン化される。
次に、典型的には、通常、プラズマ促進化学蒸着（PE
CVD）を使用して、第二のレベルの金属を保護するため
にウェーハの表面上に窒化シリコンの層が被着される。
最後に、第二のレベルの金属がボンディング パッド
が提供されるべき所が裸にされる。これらは、典型的に
は、最初に、この表面上にフォトレジストの層を被着
し、次に、この第二のレベルのボンディング パッドが
形成されるべき所が露出されるようにパターン化され
る。
最後に、通常、これら金属をペシベート（passivat
e）するために、基板12が約425℃にて約１時間水素／ア
ルゴン雰囲気内で加熱される。
ここに説明の特定のプロセスは単に本発明の一般原理
を図解するためのものであり、請求の範囲にて定義され
る本発明の範囲から逸脱することなく様々な変更が可能
である。例えば、説明の様々な層及び領域の寸法を色々
変えることができる。これに加えて、様々なステップの
パラメータ、例えば、使用される材料呼びドーズ量、並
びに、温度、時間、及び加速電圧を変えることもでき
る。さらに、幾つかのケースにおいては、ステップの順
番を、請求される本発明の範囲に影響することなく変え
ることもできる。
ここに説明の特定のプロセスにおいては、その中に各
々PMOS及び高電圧NMPOSトランジスタによって使用され
るｎ−タイプ井戸が形成されるバルクとしてｐ−タイプ
基板が使用された。別の方法として、ｎ−タイプ基板を
バルクとして使用し、この中に各々のNMOS及び高電圧PM
OSトランジスタによって使用される別個のｐ−タイプ井
戸を形成することもできる。これは残りの処理の対応す
る調節を必要とする。
さらに、通常、ウェーハは、最終的に、各々がこのウ
ェーハ内に形成された四つの異なる形式のMOSトランジ
スタの各々の一つあるいはそれ以上を含むチップにカッ
トされる。但し、場合によっては、ウェーハは、例え
ば、二つの高電圧形式のみを含む幾つかのチップ及び低
電圧形式のみを含む別の幾つかのチップにカットし、次
に、この二つのタイプのチップをシステムに使用るため
に共通の印刷回路基板あるいはサポート上に組合わせる
ことが必要なときもある。このアプローチの場合でも、
両方のタイプのチップが単一の製造ライン上で共通の製
造できるという長所がある。
さらに、本発明のプロセスの好ましい実施態様におい
ては、高電圧デバイス内により厚いゲート酸化物層が形
成されたが、これは、本発明にとって必須ではなく、こ
れを回避することもできる。
これに加えて、上記の関連する日本への特許申請にお
いて説明されているように、このプロセスは共通する基
板内に追加の垂直双極トランジスタを形成するように修
正することもできる。
【図面の簡単な説明】
第1A図、1B図、1C図及び1D図は、本発明のプロセスによ
る全てが共通の基板を共有する、それぞれ、高電圧PMOS
トランジスタ、高電圧NMOSトランジスタ、低電圧PMOSト
ランジスタ及び低電圧NMOSトランジスタの周知の形式の
断面図であり； 第2A図、2B図、2C図、2D図、2E図、2F図、2G図、2H図及
び2I図は、本発明の一例としての実施態様に従って第1A
図、1B図、1C図及び1D図内に示される４つのトランジス
タ形式の各々の一つを含むように処理された選択された
ステージでの基板の断面図である。 〔主要部分の符号の説明〕 12……共通基板 88,189,289……第一の酸化物層 174,274,374……ｎタイプ井戸 182,274……ドレイン拡張井戸 389,489……第二の酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョナサン ダグラス マン アメリカ合衆国，46902 インディアナ, ココモ，ココモ レジェンシィ 556 (72)発明者 ジャック デュアン パリッシュ アメリカ合衆国，46902 インディアナ, ココモ，ウィリアムズバーグ ドライヴ 813 (72)発明者 ポール ラッセル ローランズ サード アメリカ合衆国，46902 インディアナ, ココモ，ラウジ ドライヴ 2204 (56)参考文献 特開 昭61−174667（ＪＰ，Ａ) 特開 昭60−213052（ＪＰ，Ａ) 特開 昭60−236268（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】一方の導電タイプの共通基板（12）内に該
    一方のタイプ及び反対の導電タイプの低電圧トランジス
    タ及び該一方のタイプ及び反対の導電タイプの高電圧ト
    ランジスタを形成するためのプロセスであり、該両方の
    タイプの高電圧トランジスタが低ドープされたドレイン
    を持つタイプであり、ドレイン拡張井戸（182,274）を
    含み、該一方の導電タイプのトランジスタが反対の導電
    タイプの井戸（174）内に形成されている前記プロセス
    において、該反内の導電タイプの高電圧トランジスタの
    各々の該反対の導電タイプのドレイン拡張井戸（274）
    が該一方の導電タイプの高電圧及び低電圧トランジスタ
    の該反応の導電タイプの井戸（374および174）の形成と
    いっしょに形成され、該一方の導電タイプの高電圧トラ
    ンジスタの各々の該一方の導電タイプのドレイン拡張井
    戸（182）が該反対の導電タイプのその井戸（174）とは
    別個のイオン注入によって形成されることを特徴とする
    プロセス。
  2. 【請求項２】該プロセスがさらに厚いゲート酸化物層
    を、選択的に、該高電圧トランジスタ内に第一の酸化物
    層（88）を高電圧トランジスタのゲート及び低電圧トラ
    ンジスタのゲートの両方が提供させるべき所に成長する
    ことによって提供するステップ、該第一の酸化物層（8
    8）が低電圧トランジスタのゲートが形成されるべき所
    から選択的に除去するステップ、及び、次に、第二の酸
    化物層（389,489）を該第一の酸化物層が除去された所
    に成長させると同時に、該第一の酸化物層（189,289）
    の該高電圧トランジスタのゲートが形成させるべき所の
    厚さを増すステップが含まれることを特徴とする請求項
    １に記載のプロセス。
  3. 【請求項３】該共通基板（12）がｐ−タイプの導電性で
    あり、該一方の導電タイプのトランジスタの各々がｎ−
    タイプ井戸（174,274,374）内に形成され、該反対の導
    電タイプの高電圧トランジスタの各々のｎ−タイプ ド
    レイン拡張井戸（290）がイオン打ち込み及びドライブ
    イン ステップにて形成され、これらステップがまた該
    一方の導電タイプのトランジスタの該ｎ−タイプ井戸
    （174,274,374）を形成し、そして、該一方の導電タイ
    プの各々の高電圧トランジスタのｐ−タイプ拡張井戸
    （182）が後者の選択的イオン打込みにて、そのｎ−タ
    イプ井戸（174）の部分的に形成されることを特徴とす
    る請求項１に記載のプロセス。
  4. 【請求項４】共通の基板（12）内に低ドープされたドレ
    イン及びこれら低ドープされたドレインと離れたNMOS及
    びPMOSトランジスタを形成するために該プロセスが、単
    結晶シリコンｐ−タイプ基板（12）の上側表面（12a）
    の所に間隔をおいて複数の局在化されたｎ−タイプ井戸
    （174,274,374）を形成するステップを含み、ここで、
    これらの幾つかは、PMOSトランジスタを形成するために
    使用され、他の幾つかは低ドープされた領域を含むNMOS
    トランジスタのドレイン拡張井戸（274）を形成するた
    めに使用され、該プロセスがさらに、該複数のその中に
    PMOSトランジスタが形成される第一のグループの井戸
    （174）にアクセプター イオン打込みステップを含
    み、ここで該PMOSトランジスタが該低ドープされたドレ
    インに対するドレイン拡張井戸を形成するために使用さ
    れる低ドープされたドレインを持ち、該プロセスがさら
    に、該表面（12a）内に該表面（12a）の所に形成される
    トランジスタの活性表面領域の両端を規定するための厚
    いフィールド酸化物領域（84,198,298）を形成し、これ
    によって、該打込まれたアクセプター イオンを低ドー
    プされたドレインを含むべきPMOSトランジスタの該低ド
    ープされたドレインに対するｐ−タイプ拡張井戸（18
    2）が形成されるようにドライブ インすることを特徴
    とする請求項１に記載のプロセス。
  5. 【請求項５】該プロセスがさらに、アクセプター イオ
    ンを該ｐ−タイプ拡張井戸（182）の選択された領域内
    に該低ドープされたドレインを持つ該PMOSトランジスタ
    のための高ドープされたドレイン領域（190）を形成さ
    れるように打込み、同時にまた、アクセプター イオン
    を低ドープされたドレインから離れてPMOSトランジスタ
    のソース（390）及びドレイン（392）を形成するために
    該複数の第二のグループのｎ−タイプ井戸（374）内に
    打込むステップを含むことを特徴とする請求項４に記載
    のプロセス。
  6. 【請求項６】該プロセスがさらに、低ドープされたドレ
    イン タイプのNMOSトランジスタの局在化された高ドー
    プされたｎ−タイプ ドレイン（290）を形成するため
    に該複数の第三のグループのｎ−タイプ井戸（274）の
    選択された領域内に、及び、低ドープされたドレインか
    ら離れた所にNMOSトランジスタのソース（492）及びド
    レイン（490）を形成するために該ｐ−タイプ基板（1
    2）の選択された領域内にドーナー イオンを打込むス
    テップを含むことを特徴とする請求項５に記載のプロセ
    ス。
  7. 【請求項７】該プロセスがさらに、該トランジスタの各
    々に多結晶シリコン ゲート（196,296,396,496）を提
    供するステップ、及び該基板（12）内に形成されたトラ
    ンジスタのソース、ドレイン及びゲートに個々のコンタ
    クトを提供するステップを含むことを特徴とする請求項
    ６に記載のプロセス。
  8. 【請求項８】共通の基板（12）内に低ドープされたドレ
    インを含み、当該低ドープさたドレインから離れたPMOS
    トランジスタ、及び低ドープされたドレインを含み、低
    ドープされたドレインから離れたNMOSトランジスタを形
    成するために該プロセスがｐ−タイプ基板（12）内に、
    共通のプロセスにて、LDDタイプのPMOSトランジスタを
    収容するための第一のグループのｎ−タイプ井戸（17
    4）、LDDタイプでないPMOSトランジスタを収容するため
    の第二のグループのｎ−タイプ井戸（374）及びLDDタイ
    プのNMOSトランジスタのドレイン拡張領域を形成するた
    めの第三のグループの井戸（274）を形成するステップ;
    LDDタイプのPMUSトランジスタのドレイン拡張領域を形
    成するために、前記ｎ−タイプ井戸（174）の第一のグ
    ループの各々の中にｐ−タイプ井戸（182）を形成する
    ステップ；一緒に、該第一のグループの井戸の各々のｎ
    −タイプ井戸（174）内にｐ−タイプ ソース（192）、
    このｐ−タイプ井戸（182）内にｐ−タイプ ドレイン
    （190）、そして、該第二のグループのｎ−タイプ井戸
    の各々の井戸（374）内にｐ−タイプ ソース（390）及
    びｐ−タイプ ドレイン（392）を形成するステップ；
    及び一緒に、該第三のグループの井戸の各々のｎ−タイ
    プ井戸（274）内にｎ−タイプのドレイン（290）、そし
    てｐ−タイプの基板（12）内に第三のグループの各々の
    ｎ−タイプのドレイン（290）と協力してソース（292）
    として機能してLDDタイプのNMOSトランジスタを形成す
    るように位置されたＮ−タイプの領域、及びLDDタイプ
    でないNMOSトランジスタのソース（492）及びドレイン
    （490）として協力するｎ−タイプ領域（490,492）を形
    成するステップを含むことを特徴とする請求項１に記載
    のプロセス。
  9. 【請求項９】共通の基板（12）内にLDDタイプの相対的
    に低電圧のCMOSトランジスタ及び相対的に高電圧のCMOS
    トランジスタの両方を含む集積回路を形成するために該
    プロセスがｐ−タイプ基板（12）の表面（12a）の所に
    比較的厚い部分（170a、270a、370a、470a）及び比較的
    薄い部分（170b、270b、370b）を持つシリコン酸化物の
    不均一の層を形成するステップ；該基板に、実質的に酸
    化物の厚い部分（170a、270a、370a、470a）によってブ
    ロックされ、酸化物の薄い部分（170b、270b、370b）の
    下側の基板部分（171,271,371）内に打込まれるドーナ
    ー イオンを照射するステップ；打込まれたドーナー
    イオンをさらに深く追いやり基板（12）内にｎ−タイプ
    井戸（174,274,374）を形成するために基板（12）を加
    熱するステップ；シリコン酸化物の不均一の層を除去
    し、均一の厚さの第二の層（76）を再成長させるステッ
    プ；該第二の層の表面上に、基板（12）内に形成される
    LDDタイプの高電圧PMOSトランジスタの低ドープされた
    ドレイン拡張として機能するｐ−タイプ井戸（182）が
    中に選択的に形成されるｎ−タイプ井戸（174）の上に
    位置する開口を含む第一のマスキング層を形成するステ
    ップ；アクセプター イオンを該第一のマスキング層内
    の開口を通じて該選択されたｎ−タイプ井戸（174）内
    に打込むステップ；第二の層の表面上に、基板内にトラ
    ンジスタを横方向に分離し、また高電圧トランジスタの
    疑似フィールド プレートをサポートするためのフィー
    ルド酸化物領域が形成されるべき所に開口を持つ窒化シ
    リコンの層（178,278,378,478）を被着するステップ；
    該第二の層の表面上にｎ−タイプ井戸（174,274,374）
    が形成された部分を除いて開口を持つ第二のマスキング
    層（80）を形成するステップ；該第二のマスキング層
    （80）あるいは窒化シリコン（278,487）によってマス
    クされてない基板（12）内にｎ−タイプ井戸（174,274,
    374）を覆わないフィールド酸化物領域の下側へのフィ
    ールド打込みを提供するための基板（12）内にアクセプ
    ター イオンを打込むステップ；該第二の層の表面から
    第二のマスキング層（80）を除去するステップ；窒化シ
    リコン層内の開口内に露出される基板（12）の所にフィ
    ールド酸化物領域（84,198,298）を形成する目的のた
    め、また高電圧LDD PMOSトランジスタが形成されるべ
    き第二の選択されたｎ−タイプ井戸（174）内にｐ−タ
    イプ拡張井戸（182）を形成するために打込まれたアク
    セプター イオンをドライプ イオンする目的のために
    基板（12）を加熱するステップ；シリコン窒化物層（17
    8,278,378,478）及び均一なシリコン酸化物層（76）を
    該表面（12a）から該フィールド酸化物領域（84,198,29
    8）を残して除去するステップ；該フィールド酸化物領
    域（84,198,298）間の露出された基板（12）の表面（12
    a）上に第一のゲート酸化物層を成長させるステップ；
    基板（12）の表面電位をセットするために該基板（12）
    の表面（12a）にアクセプター イオンを照射するステ
    ップ；基板（12）の表面（12a）上に低電圧PMSO及びCMO
    Sトランジスタが形成されるべき所に開口を持つ第三の
    マクキング層（86）を形成するステップ；該第三のマス
    キング層（86）によってマスクされてない該第一のゲー
    ト酸化物層を除去するステップ；該第三のマスキング層
    （86）を除去するステップ；該低電圧トランジスタの活
    性表面領域内に第二のゲート酸化物層（389,489）を形
    成するため、及び該高電圧トランジスタの活性表面領域
    内の該第一のゲート酸化物層（189,289）の厚さを増す
    ために該基板（12）を加熱するステップ；該層状にされ
    た表面上にポリシリコンの層を被着するステップ；その
    導電性を増加するために該被着されたポリシリコンの層
    を熱的にドーピングするステップ；該トランジスタに対
    するポリシリコン ゲート電極（196,296,396,496）を
    規定するためにポリシリコン ゲート電極をパターニン
    グするステップ；該表面上に第四のマスキング層を被着
    するステップ;NMOSトランジスタのソース（292,492）及
    びドレイン（290,490）が形成されるべき基板の領域を
    露出するために該第四のマスキング層をパターン化する
    ステップ;NMOSトランジスタのソース（292,492）及びド
    レイン（290,490）をドーナー イオンを打込むステッ
    プ；該第四のマスキング層を除去するステップ；該表面
    上に第五のマスキング層を被着するステップ；該第五の
    マスキング層をPMOSトランジスタのソース（192,390）
    及びドレイン（190,392）が形成されるべき該基板の領
    域を露出するためにパターン化するステップ;PMOSトラ
    ンジスタのソース（192,390）及びドレイン（190,392）
    を形成するために該表面にアクセプター イオンを打込
    むステップ；該第五のマスキング層を除去するステッ
    プ；及び該トランジスタのソース，ドレイン及びゲート
    電極への導電性コンタクトを形成するステップを含むこ
    とを特徴とする請求項１に記載のプロセス。
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