DE19928795C2 - Kombinierte LV/HV-Technologie mit retrograd dotierter Drain-Extension für HV-Transistoren - Google Patents

Kombinierte LV/HV-Technologie mit retrograd dotierter Drain-Extension für HV-Transistoren

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises, bei dem in einem Halb­ leitersubstrat dotierte Wannen erzeugt und mit einer ersten Spannung zu betreibende Halbleiterbauelemente in die Wannen eingebracht werden und bei dem mit einer zweiten, höheren Spannung zu betreibende Halbleiterbauelemente, die Extension- Bereiche aufweisen, in den Halbleiterschaltkreis integriert werden. Die Erfindung betrifft ferner einen integrierten Halbleiterschaltkreis mit in retrograd dotierten Wannen ein­ gebrachten, mit einer ersten Spannung zu betreibenden Tran­ sistoren und mit Extension-Bereiche aufweisenden, mit einer zweiten, höheren Spannung zu betreibenden Transistoren.
Derzeit wird versucht, Low Voltage- und High Voltage- Technologien (LV/HV) miteinander zu kombinieren und Halblei­ terbauelemente mit verschieden hohen Betriebsspannungen auf einem Halbleiterschaltkreis zu integrieren. LV-Transistoren, wie sie etwa für Logikschaltungen, nichtflüchtige Speicher oder DRAMs eingesetzt werden, werden meist mit einer Spannung von unter 5 V betrieben, wohingegen HV-Transistoren in Leis­ tungshalbleitern auf Betriebsspannungen von 20 V oder noch sehr viel höhere Werte ausgelegt sind. Low Voltage- und High Voltage-Prozesse und die damit hergestellten Bauelemente und Schaltkreise sind auf unterschiedliche Anforderungen opti­ miert. Logik-Transistoren müssen schnell geschaltet werden können und deshalb einen hohen Sättigungsstrom ergeben, wäh­ rend von Leistungstransistoren eine hohe Durchbruchfestigkeit erwartet wird. Bei letzteren werden Gate und Drain räumlich Voneinander entfernt und durch eine Oberflächenschicht aus Feldoxid getrennt. Gate und Drain sind unterhalb des Feld­ oxids durch einen ausgedehnten Extension-Bereich miteinander verbunden, der wegen der hohen Betriebsspannung nur schwach dotiert ist. Der Extension-Bereich wird üblicherweise durch Ionenimplantation und anschließende Diffusion hergestellt.
Die durch Optimierung gewonnenen Bauweisen und Prozeßabläufe sind Voraussetzung für die Funktionsfähigkeit und die Quali­ tät der gefertigten integrierten Schaltbereiche. Sie können nicht ohne weiteres verändert werden, wenn Low Voltage- Prozesse und High-Voltage-Prozesse miteinander kombiniert werden, sondern es müssen auf LV-oder auf HV-Technologien op­ timierte Teilprozesse zusammengefügt, d. h. addiert werden.
Hierdurch entsteht jedoch ein aufwendiger und teurer Ge­ samtprozeß. So werden einerseits Wannen für Logiktransistoren in den LV-Bereichen implantiert, andererseits werden zusätz­ liche Implantations- und Diffusionsprozesse eingeleitet, um die für Leistungstransistoren erforderlichen Extension- Bereiche herzustellen.
Aus der Druckschrift EP 0 387 999 A2 ist ein Verfahren zur Herstellung kombinierter LV/HV-Halbleiterschaltkreise be­ kannt, bei dem sowohl die Wannen für die LV-Schaltkreise als auch die Wannen für die HV-Schaltkreise in einem gemeinsamen Implantationsschritt ausgebildet werden.
Ferner ist aus der Druckschrift DE 195 26 183 C1 ein Verfah­ ren zur Herstellung von kombinierten LV/HV-Halbleiterschalt­ kreisen bekannt, bei dem wiederum die Wannen für die LV- Schaltkreise als auch die Wannen für die HV-Schaltkreise in einem gemeinsamen Implantationsschritt ausgebildet werden, wobei ferner zur Ausbildung von unterschiedlichen Dotier­ stoffkonzentrationen innerhalb der Wannen unterschiedliche Dotiermasken und ein anschließender Diffusionsschritt veren­ det werden.
Die charakteristischen Eigenschaften von jeweiligen Elementen bzw. Schaltbereichen in den LV/HV-Halbleiterschaltkreisen sind jedoch aufgrund der für die unterschiedlichen Wannen gleichzeitig durchgeführten Implantation oftmals nur unzurei­ chend.
Der Erfindung liegt daher die Aufgabe zugrunde einen integ­ rierten Halbleiterschaltkreis sowie ein dazugehöriges Verfah­ ren zur Herstellung kombinierter LV/HV-Halbleiterschaltkreise zu schaffen, bei dem eine verbesserte Funktionalität und Qua­ lität der gefertigten Schaltbereiche sichergestellt ist.
Hinsichtlich des Verfahrens wird diese Aufgabe durch die Maß­ nahmen des Patentanspruchs 1 gelöst. Hinsichtlich des integ­ rierten Halbleiterschaltkreises durch die Merkmale des Pa­ tentanspruchs 8.
Insbesondere durch eine retrograde Implantation der Wannen erhält man ein in einer gewissen Substrattiefe auftretendes Dotierungsmaximum, welches den Schichtwiderstand einer Wanne bestimmt, während die zur Substratoberfläche hin abnehmende Dotierung in Bereichen, die mit Feldoxid belegt sind, die Ausbildung parasitärer Transistoren verhindert. Die charakte­ ristischen Eigenschaften der jeweils in den Wannen ausgebil­ deten unterschiedlichen Elemente lassen sich dadurch wesent­ lich verbessern. Zudem gestatten bei der retrograden Implan­ tation entstehende Dotierungsmaxima variabler Starke und Tie­ fe eine weitergehende Einflußnahme auf elektrische Feldver­ laufe in Leistungstransistoren und damit auf deren Durch­ bruchverhalten als ein durch Diffusion entstandenes Dotie­ rungsprofil.
Gemäß einer weiteren Ausführungsart kann vorgesehen sein, daß zumindest in Teilflächen des Halbleitersubstrats ein Dotie­ rungsprofil mit mindestens zwei mit zunehmender Substrattiefe stärker ausgeprägten Dotierungsmaxima erzeugt wird. Hierzu werden üblicherweise zwei Ionenstrahlen unterschiedlicher Energie auf das Substrat gerichtet. In weitgehend oxidfreien Oberflächenbereichen entsteht das erwünschte Doppelprofil, dort bestimmt das kleinere, oberflächennahe Dotierungsmaximum die Höhe der Einsatzspannung der einzubettenden Niedervolt- Transistoren. In den mit Feldoxid bedeckten Flächenbereichen wird dagegen der energieärmere Ionenstrahl im Feldoxid absor­ biert.
Zwischen beiden Dotierungsmaxima kann einer weiteren Ausfüh­ rungsart entsprechend ein drittes, oberflächennahes Dotie­ rungsmaximum als Anti-Punch-Implantation erzeugt werden, das unter dem Gate der Leistungstransistoren die Raumladungszone verringert.
Gemäß einer weiteren Ausführungsart können zumindest die wei­ teren Wannen, d. h. die als Drain-Extension dienenden Implan­ tationen einem Diffusionsprozeß unterzogen werden, so daß im Ergebnis herkömmliche Leistungstransistoren mit diffundierten Extension-Bereichen entstehen.
Weitere Ausführungsarten sehen vor, daß die Halbleiterbauele­ mente Transistoren und insbesondere die mit der ersten Span­ nung zu betreibenden Halbleiterbauelemente Logiktransistoren sind.
Eine bevorzugte Ausführungsart sieht vor, daß das Verfahren ein CMOS-Prozeß ist, bei dem zur gleichen Zeit Extension- Bereiche für n(p)-Kanal-Transistoren und Wannen für p(n)- Kanal-Transistoren hergestellt, d. h. die Wannen für NV- Transistoren eines Leitungstyps und die Extension-Bereiche für HV-Transistoren komplementären Leitungstyps gemeinsam im­ plantiert werden.
Der Halbleiterschaltkreis mit retrograden Extension-Bereichen ist vorzugsweise ein CMOS-Schaltkreis, in dem die Extension- Bereiche von Leistungstransistoren beider Leitungstypen re­ trograd dotiert sind.
Die Erfindung wird nachstehend anhand der Fig. 1 bis 3 be­ schrieben. Im einzelnen zeigen:
Fig. 1 eine schematische Darstellung eines HV-NMOS- Leistungstransistors und eines LV-PMOS-Logiktransistors als typische Bestandteile eines erfindungsgemäßen Halbleiter­ schaltkreises,
Fig. 2 einen Ausschnitt aus Fig. 1 mit einem typischen Verlauf der Extension-Dotierung und
Fig. 3a, 3b Ausgangskennlinienfelder erfindungsgemäß her­ gestellter NMOS- und PMOS-Leistungstransistoren.
Fig. 1 zeigt einen Low Voltage-PMOS-Transistor und einen High Voltage-NMOS-Transistor, die auf einem p-Substrat 1 an­ geordnet sind. Die stark p-dotierten Source-/Drain-Gebiete und die unter das Gate reichenden schwach p-dotierten LDD- Bereiche des PMOS-Transistors sind in eine n-Wanne 2 einge­ bettet. Gleichzeitig mit der Wanne 2 wurde die n-Wanne 3 im­ plantiert, die erfindungsgemäß als Drain-Extension für den bei hoher Spannung betriebenen NMOS-Transistor dient. Dessen stark n-dotierte Source mit unter das Gate 5 reichendem LDD- Bereich ist in das p-Substrat 1 eingebettet. Unterhalb des langgestreckten Gate 5 bildet sich der n-Kanal 6 bis zur n- Wanne 3 aus. Gate 5 und Drain 7 sind durch eine Feldoxid­ schicht (FOX) getrennt und elektrisch nur durch den darunter­ liegenden Extension-Bereich 3 schwacher Dotierung verbunden, der gleichzeitig mit der LV-Wanne 2 implantiert wurde. Der Leistungstransistor kann statt in das Substrat auch in eine HV-Wanne eingebettet werden, in die dann der Extension- Bereich implantiert wird.
Bei einem CMOS-Prozeß können sämtliche Extension-Bereiche von High-Voltage-Transistorn gemeinsam mit der Wanne der komple­ mentären Niedervolt-Transistoren implantiert werden, ohne daß zusätzliche Prozeßschritte erforderlich sind.
Fig. 2 zeigt den schon in Fig. 1 dargestellten Übergang zwischen Gate 5 und Feldoxid (FOX) des Leistungstransistors mit typischen Dotierungsverläufen des retrograd implantierten Extension-Bereichs. Es wurden zwei Innenstrahlen unterschiedlicher Energie in das Substrat implantiert, wobei der höhere­ nergetische Strahl (a) zur Einstellung des Schichtwiderstands mit hoher Intensität implantiert wurde. Darüber befindet sich unterhalb des Gate des Leistungstransistors ein schwächer ausgebildetes Dotierungsmaximum (b), mit dem im Bereich der Logiktransistoren deren Einsatzspannung eingestellt wird. Die Feldoxidschicht (FOX) bremst einfallende Ionen und läßt nur die höherenergetischen Ionen in das Substrat eindringen. De­ ren Dotierungsmaximum dringt auch nicht so tief in das Sub­ strat ein wie in oxidfreien Bereichen des Substrats.
Zwischen den Maxima (a) und (b) kann noch ein drittes Dotie­ rungsmaximum als Anti-Punch-Implantation implantiert werden. Diese Implantation wird etwa in der typischen Tiefe der Sour­ ce-Drain-Kontakte von bis zu 0,5 µm eingebracht und durch die LOCOS-Isolation (local oxidized silicon), d. h. das Feldoxid - oder durch anderweitige Isolationsstrukturen wie etwa im­ plantierte Gräben (STI) - maskiert. Der Anti-Punch-Peak er­ höht in unmaskierten Bereichen die Dotierung nahe der Sub­ stratoberfläche und verringert so die Raumladungszone. An der durch das Gate 5 abgedeckten Kante des Feldoxids auftretende elektrische Felder werden dadurch abgeschwächt und laterale Potentialgefälle abgeschirmt; der Leistungstransistor wird durchbruchsicherer.
Die Fig. 3a und 3b zeigen Ausgangskennlinien eines NMOS- und eines PMOS-Transistors für Gate-Spannungen von jeweils 4, 8 und 12 V. Die Kennlinien der Source sind gestrichelt und die Kennlinien der Drain durchgezogen dargestellt. Wie in Fig. 3a erkennbar, zeigt der NMOS-Transistor erst bei einer Source-Drain-Spannung von 25 bis 30 V ein Durchbruchverhal­ ten, bei dem der Drain-Strom und der Source-Strom über den Sättigungsstrom hinaus ansteigen; d. h. dieser LV-Transistor mit retrograd implantierter Extension kann mit Betriebsspan­ nungen von bis zu 25 V verwendet werden. Der PMOS-Transistor dagegen eignet sich, wie aus Fig. 3b ersichtlich, für Be­ triebsspannungen von über 30 V. Die Transistoren mit retrograd dotiertem Extension-Bereich sind offensichtlich als Lei­ stungstransistor einsetzbar. Werden Optimierungen der Exten­ sionbereiche vorgenommen, lassen sie sich auch bei weitaus höheren Betriebsspannungen sicher betreiben.

Claims (9)

1. Verfahren zur Herstellung eines integrierten Halbleiter­ schaltkreises, bei dem in einem Halbleitersubstrat (1) do­ tierte Wannen (2) erzeugt und mit einer ersten Spannung zu betreibende Halbleiterbauelemente in die Wannen eingebracht werden und bei dem mit einer zweiten, höheren Spannung zu betreibende Halbleiterbauelemente, die Extension-Bereiche (3) aufweisen, in den Halbleiterschaltkreis integriert werden, wobei die mit der ersteh Spannung zu betreibenden Halbleiter­ bauelemente in erste Wannen (2) aus einer Vielzahl gleichzei­ tig erzeugter Wannen (2, 3) eingebracht werden, und in Berei­ chen weiterer Wannen (3) aus dieser Vielzahl gleichzeitig er­ zeugter Wannen (2, 3) die mit der höheren Spannung zu betrei­ benden Halbleiterbauelemente in einer Weise angeordnet wer­ den, dass die weiteren Wannen (3) die Extension-Bereiche (3) der mit der höheren Spannung zu betreibenden Halbleiterbau­ elemente bilden, dadurch gekennzeichnet, dass die Wannen (2, 3) retrograd implantiert werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zumindest in Teilflächen des Halbleitersubstrats ein Do­ tierungsprofil mit mindestens zwei mit zunehmender Substrat­ tiefe stärker ausgeprägten Dotierungsmaxima (a, b) erzeugt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass ein drittes, oberflächennahes Dotierungsmaximum als An­ ti-Punch-Implantation erzeugt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zumindest die weiteren Wannen (3) einem Diffusionsprozeß unterzogen werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Halbleiterbauelemente Transistoren sind.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die mit der ersten Spannung zu betreibenden Halbleiter­ bauelemente Logiktransistoren sind.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verfahren ein CMOS-Prozeß ist, bei dem zur gleichen Zeit Extension-Bereiche für n(p)-Kanal-Transistoren und Wan­ nen für p(n)-Kanal-Transistoren hergestellt werden.
8. Integrierter Halbleiterschaltkreis mit in retrograd do­ tierten Wannen (2) eingebrachten, mit einer ersten Spannung zu betreibenden Transistoren und mit Extension-Bereiche (3) aufweisenden, mit einer zweiten, höheren Spannung zu betrei­ benden Transistoren, dadurch gekennzeichnet, dass die Extension-Bereiche (3) retrograd dotiert sind.
9. Integrierter Halbleiterschaltkreis nach Anspruch 8, dadurch gekennzeichnet, dass der Halbleiterschaltkreis ein CMOS-Schaltkreis ist.
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