DE102005048000B4 - Verfahren zur Herstellung eines Transistors mit zuverlässiger Source-Dotierung - Google Patents

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Abstract

Verfahren zur Herstellung eines Transistors, bei dem – in einem Substrat (SUB) eine erste tiefe Wanne (DN) eines ersten Leitfähigkeitstyps und darin eingebettet eine zweite tiefe Wanne (DP) eines zweiten Leitfähigkeitstyps ausgebildet werden, – vor dem Herstellen eines Gateoxids (GO) eine flache Dotierung (VT) des zweiten Leitfähigkeitstyps außerhalb der zweiten tiefen Wanne (DP) eingebracht wird, – eine Gate-Elektrode (GP) über einem Gateoxid (GO) angeordnet wird und – Anschlussdotierungen des zweiten Leitfähigkeitstyps für einen Sourcekontakt (SK) und für einen Drainkontakt hergestellt werden, dadurch gekennzeichnet, dass – eine flache Wanne (SN) des ersten Leitfähigkeitstyps in der ersten tiefen Wanne (DN) in einem Abstand zu der zweiten tiefen Wanne (DP) hergestellt wird, – ein dotierter Bereich des ersten Leitfähigkeitstyps für einen Bodykontakt (BK) in der flachen Wanne (SN) hergestellt wird und – die Anschlussdotierung für den Sourcekontakt (SK) zwischen der zweiten tiefen Wanne (DP) und dem für den Bodykontakt (BK) vorgesehenen dotierten Bereich hergestellt wird, wobei – in einer zwischen der zweiten tiefen Wanne (DP) und der Anschlussdotierung für den Sourcekontakt (SK) vorgesehenen Kanalzone entweder sowohl die flache Wanne (SN) als auch die flache Dotierung (VT) angeordnet werden oder weder die flache Wanne (SN) noch die flache Dotierung (VT) angeordnet werden und – zwischen der Kanalzone und der Anschlussdotierung für den Sourcekontakt (SK) die flache Dotierung (VT) angeordnet und die flache Wanne (SN) nicht angeordnet wird.

Description

  • Bei der Herstellung von Niedervolt-Feldeffekttransistoren wird im Substrat zumindest eine Body-Dotierung eines ersten Leitfähigkeitstyps erzeugt, die der Dotierung der Kanalzone entspricht. In einem späteren Schritt wird das Gateoxid erzeugt, üblicherweise durch Oxidation. Darüber wird das Gate erzeugt, z. B. mittels Aufbringens und Strukturierens einer Polysiliziumschicht, welche anschließend strukturiert wird, gegebenenfalls zusammen mit dem Gateoxid.
  • Erst im Anschluss an diese Strukturierung erfolgt die sogenannte LDD (= Lightly Doped Drain) Implantation, mit der eine flache Dotierung mit einem Dotierstoff des zweiten Leitfähigkeitstyps im Source- und Drainbereich von Niedervolttransistoren und vorzugsweise auch von Hochvolttransistoren erzeugt wird.
  • In einem verengten Implantationsgebiet wird anschließend noch die relativ hohe Anschlussdotierung vom zweiten Leitfähigkeitstyps für Source- und Drain-Anschluss erzeugt, wobei das verengte Implantationsgebiet in einfacher Weise durch Spacerbildung am Gatestapel, der aus Gateoxid und Polysiliziumgate gebildet wird, erzeugt werden kann.
  • Bei einem Halbleiterprozess mit unterschiedlichen Gateoxiddicken tritt dabei das Problem auf, dass bei der Strukturierung des Gatestapels das Gateoxid im Bereich der zu erzeugenden LDD-Dotierung beim dickeren Gateoxid nicht vollständig entfernt wird, um nicht an anderen Stellen einen unerwünschten Oxidabtrag zu erzeugen. Dabei kann nun die LDD-Implantation für dünne Gateoxiddicken, wie sie bei Niedervolttransistoren eingesetzt werden, optimiert werden. Für Hochvolttransistoren, die dickere Gateoxiddicken aufweisen können, ist dann jedoch die Energie der LDD-Implantation zu gering, um durch das dicke Gateoxid zu dringen. Dies führt zu einem Transistor mit verschlechterter elektrischer Anbindung der Source, wobei sich das Problem mit zunehmender Dicke des Gateoxids verstärkt.
  • In DE 43 41 517 C2 ist ein Verfahren zur Herstellung eines Transistors beschrieben, bei dem durch Ionenimplantation eine n-leitende Schicht an einer Oberseite eines p-Halbleitersubstrates hergestellt wird, ein Nitridfilm aufgebracht und im Bereich eines herzustellenden Gates ausgespart wird, in der Öffnung des Nitridfilm seitliche Abstandshalter gebildet werden, durch eine weitere Implantation ein als Kanalbereich vorgesehener p-Bereich hergestellt wird, die Abstandshalter entfernt werden, ein Gate-Oxidfilm auf dem Gate-Bereich ausgebildet wird, ein Gate aus Polysilizium auf dem Gate-Oxidfilm abgeschieden wird, der Nitridfilm entfernt wird und n+-Bereiche als Source und Drain seitlich des Gates ausgebildet werden.
  • In DE 199 28 795 A1 ist ein Verfahren zur Herstellung integrierter Halbleiterschaltkreise beschrieben, bei dem gleichzeitig mit Wannen für Niedervolt-Logiktransistoren Bereiche für Leistungstransistoren implantiert werden, die als Drain-Extension vorgesehen sind.
  • In US 6 124 177 A ist ein Verfahren zur Herstellung tiefer MOSFET-Strukturen beschrieben, bei dem niedrig dotierte flache kanalseitige Randbereiche von Source und Drain mittels einer Implantation durch überhängende Flanken einer Gate-Elektrode aus Polysilium hergestellt werden.
  • In DT 24 50 230 A1 ist ein Verfahren zur Herstellung von Feldeffekttransistoren beschrieben, bei dem vor dem Herstellen des Gate-Oxids und der Gate-Elektrode mittels einer Maske zwei Dotiergebiete hergestellt werden, zwischen denen ein Kanalgebiet definiert ist, das nicht auf den von der Gate-Elektrode überdeckten Bereich begrenzt ist.
  • In US 2002/0 055 233 A1 ist ein Verfahren zur Herstellung eines Transistors mit einer Drain-Extension beschrieben, bei dem zumindest im Source-Gebiet ein flaches Dotierungsgebiet desselben Leitfähigkeitstyps ausgebildet wird, das im Kanalgebiet ausgespart ist, so dass die Länge des Kanals durch den ausgesparten Bereich definiert ist.
  • In US 4 947 232 A ist ein Hochvolt-Transistor beschrieben, bei dessen Herstellung zuerst die Dotiergebiete der Source und Drain-Bereiche erzeugt werden und anschließend Gatestapel und Feldoxide gebildet werden.
  • Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Herstellungsverfahren für einen Transistor anzugeben, welches unabhängig von der Gateoxiddicke einsetzbar ist und daher sowohl für Niedervolt- als auch für Hochvolttransistoren einsetzbar ist.
  • Diese Aufgabe wird erfindungsgemäß mit einem Verfahren zur Herstellung eines Transistors nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind weiteren Ansprüchen zu entnehmen.
  • Es wird vorgeschlagen, für die Dotierung von Source- und Draingebieten auf den LDD-Implant zu verzichten und durch eine Dotierung zu ersetzen, die bereits an anderer Stelle im Prozessablauf eingesetzt und vor der Erzeugung des Gatestapels und insbesondere vor der Erzeugung des Gateoxids eingebracht wird.
  • Durch geeignete Wahl der Transistorstruktur, insbesondere der Art, Ausdehnung und relativen Anordnung der dotierten Gebiete kann so ein Transistor erhalten werden, der einen geeigneten Anschluss der Source ermöglicht. Dabei ergibt sich auch ein vereinfachtes Herstellungsverfahren, welches auf den Schritt einer zusätzlichen LDD-Implantation für Transistoren mit dickerem Gateoxid verzichten kann.
  • Für den Transistor ergibt sich außerdem der Vorteil, dass die Länge des Kanals des Transistors nun nicht mehr abhängig ist von der Ausrichtung zweier unterschiedlicher Masken relativ zueinander oder einer Maske relativ zum Gate, sondern allein durch die Struktur einer Maske bestimmt ist. Damit ergibt sich ein Transistor von konstanter gut einstellbarer Kanallänge, die nun unabhängig von einer Veränderung der anderen Verfahrens- oder Strukturparameter ist. Damit werden auch die Parameter, die von der Kanallänge des Transistors abhängig sind, mit höherer Genauigkeit bzw. mit geringerer Abweichung vom Sollwert erhalten. Damit wird erreicht, dass mit dem vorgeschlagenen Transistor auf bestimmte Strukturtoleranzen verzichtet werden kann und ein engeres Transistordesign und damit ein Transistor geringerer Grundfläche möglich ist.
  • Ein Transistor, der diese Gesichtspunkte berücksichtigt,
    weist auf:
    ein Substrat,
    eine Bodydotierung vom ersten Leitfähigkeitstyp,
    ein Source- und ein Drain-Gebiet, die jeweils eine hohe Anschlussdotierung vom zweiten Leitfähigkeitstyp aufweisen,
    ein Gateoxid,
    eine Gateelektrode, die aber dem Gateoxid und im Bereich einer Kanalzone angeordnet ist,
    wobei im Source-Gebiet eine weitere flache Dotierung vom zweiten Leitfähigkeitstyp erzeugt ist, die im Transistor an zumindest einer weiteren Stelle zum Erzeugen einer funktionellen Dotierung eingesetzt ist und die vor dem Aufbringen des Gateoxids und damit unabhängig von der Lage des Gateoxids erzeugt ist. Diese weitere flache Dotierung kann parallel auch im Drain-Bereich des Transistors eingebracht sein. Der Transistor kann dabei vom Hochvolttyp sein. Vorteilhaft ist es, dass diese Dotierung auch für Niedervolttransistoren geeignet ist und daher unterschiedliche Transistortypen mit der gleichen Dotierung im Source- und Drain-Bereich parallel im selben Dotierschritt erzeugt werden können.
  • Möglich ist es beispielsweise, zum Erzeugen der weiteren flachen Dotierung vom zweiten Leitfähigkeitstyp die gleiche Dotierung und den gleichen Dotierschritt zu verwenden, wie sie auch zur Bodydotierung des jeweils komplementären Transistors eingesetzt werden, wobei die beiden gleichen Dotierungen im gleichen Schritt parallel erzeugt werden können.
  • Der Transistor kann grundsätzlich vom p-Kanaltyp oder vom n-Kanaltyp sein und dementsprechend einen PMOS- oder NMOS-Transistor darstellen. im folgenden werden geeignete Strukturen für einen PMOS-Transistor angegeben, die jedoch in einfacher Weise auch für einen NMOS-Transistor angepasst werden können.
  • Beispielsweise kann bei einem PMOS-Transistor zur weiteren flachen Dotierung im Sourcegebiet eine Dotierung eingesetzt werden, die der Bodydotierung des komplementären NMOS-Transisotrs entspricht und beispielsweise als flache p-Wanne ausgeführt ist. Dazu wird die Implantationsmaske für die flache p-Wanne mit einer zusätzlichen Öffnung für die gewünschte p-Dotierung im Source- und/oder Drain-Bereich versehen.
  • Eine weitere Möglichkeit besteht darin, die Bodydotierung des Transistors im Bereich des Sourcegebiets auszusparen. Entsprechend genügt dann zum Erzeugen der weiteren flachen Dotierung eine geringe Implantationsdosis. Diese nur flache Dotierung kann mit einer Dotierung vom zweiten Leitfähigkeitstyp verwirklicht sein, die an zumindest einer weiteren Stelle des Transistors für eine andere Struktur bzw. einen anderen Zweck eingesetzt ist. Eine solche flache Dotierung wird beispielsweise dazu eingesetzt, die Schwellspannung des Transistors einzustellen. Bei diesem so genannten VT Implant (Threshold-Implant) handelt sich um eine relativ flache Dotierung von z. B. nur 0,2 μm Tiefe, die hier im Ausführungsbeispiel die gewünschte Gegendotierung (zur Substrat- oder Body-Dotierung) im Source-Gebiet erzeugen kann.
  • In einer weiteren Ausführung weist der Transistor eine Bodydotierung auf, die flächenmäßig auf den Bereich der Kanalzone beschränkt ist. Dementsprechend ist auch in diesem Fall der Bereich des Sourcegebiets von der Bodydotierung ausgespart, sodass die weitere flache Dotierung vom zweiten Leitfähigkeitstyp mit der genannten flachen Dotierung, beispielsweise der genannten Dotierung zum Einstellen der Schwellspannung ausgeführt sein kann. Dabei kann es vorteilhaft sein, den VT-Implant in der Kanalzone abzuschatten, um eine geeignete Schwellspannung zu erhalten.
  • In einem NMOS-Transistor kann die Bodydotierung als flache p-Wanne ausgeführt sein, die in einer tiefen p-Wanne angeordnet ist und dessen n-Dotierung verstärkt. Diese flache p-Wanne kann dann im Bereich des Sourcegebiets und gegebenenfalls zusätzlich im Bereich der Kanalzone ausgespart sein. In diesem Fall erhält man einen Body und damit auch eine Kanalzone, die jeweils nur schwach dotiert sind.
  • Im Folgenden wird die Erfindung und die entscheidenden (weil veränderten) Schritte des Verfahrens zur Herstellung des Transistors anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. Die Figuren sind rein schematisch und nicht maßstabsgetreu ausgeführt, sodass sich den Figuren weder absolute noch relative Maßangaben entnehmen lassen.
  • 1a zeigt einen bekannten Niedervolttransistor im schematischen Querschnitt während der LDD-Implantation
  • 1b zeigt die Source-Seite eines bekannten Hochvolttransistors während der LDD-Implantation
  • 2a zeigt die Maskenanordnung für verschiedene Implantationsschritte auf der Source-Seite eines bekannten Transistors
  • 2b zeigt den bekannten Transistor von 2a nach der Fertigstellung im schematischen Querschnitt
  • 3 zeigt die Positionierung der Masken für ein erstes Ausführungsbeispiel
  • 4a zeigt die Positionierung der Masken für ein zweites Ausführungsbeispiel
  • 4b zeigt den Transistor nach dem zweiten Ausführungsbeispiel im schematischen Querschnitt
  • 5a zeigt die Positionierung der Masken für ein drittes Ausführungsbeispiel
  • 5b zeigt den Transistor gemäß dem dritten Ausführungsbeispiel im schematischen Querschnitt.
  • 1a zeigt einen bekannten Niedervolttransistor in schematischer Darstellung während bzw. nach der in der Figur durch Pfeile angedeuteten LDD-Implantation zur Erzeugung von Source S und Drain D. Die Implantation erfolgt nach Strukturierung des Gates G durch das Gateoxid GO hindurch. Letzteres ist dünn genug, um ein Eindringen der implantierten Dotierstoffe des zweiten Leitfähigkeitstyps zu gewährleisten. Der Einfachheit sind die dotierten Gebiete des LDD Implants bereits in ihrer endgültigen Ausdehnung dargestellt.
  • 1b zeigt die Situation während des gleichen LDD Implants bei einem Hochvolttransistor. Dargestellt ist die Sourceseite des Transistors, auf der das Gate G und Substrat SUB nur durch das Gateoxid GO getrennt sind. Unter einem Feldoxidbereich FOX ist eine Driftzone DZ vom zweiten Leitfähigkeitstyp angeordnet.
  • Die LDD-Implantation, in der Figur durch Pfeile angedeutet, wird durch das im Vergleich zum Niedervolttransistor wesentlich dickere Gateoxid GO abgeschattet, bleibt zumindest teilweise in diesem haften und führt nicht zu einer ausreichenden in der Figur ganz flach dargestellten Dotierung LDD des Sourcegebiets und somit zu einem unzureichenden Kanalanschluss. Zur Lösung dieses Problems wäre es möglich, die Implantationsenergie für den LDD-Implant zu erhöhen, wozu jedoch eine separate Maske und ein zusätzlicher Implantationsschritt erforderlich wäre. Eine weitere Möglichkeit besteht darin, das Gateoxid vor dem LDD Implant im Sourcebereich zu dünnen, wozu jedoch ebenfalls eine separate Maske und ein zusätzlicher Verfahrensschritt erforderlich wäre.
  • 2a zeigt schematisch die zweidimensionale Anordnung von Maskenöffnungen, Strukturbereichen und Dotierungszonen in einem bekannten p-Kanal Hochvolt-Transistor unter der Annahme, dass die LDD-Implantation zum Erfolg führt. Dargestellt ist die Sourceseite des Transistors, die weitgehend von einem Feldoxid FOX bedeckt ist. Vom Feldoxid sind zwei Fenster F1 und F2 ausgespart, wobei das erste Fenster F1 dem Source- und Kanalbereich des Transistors entspricht. Das Gate überlappt die aktive Fläche des Transistors teilweise und ist in der Figur dargestellt durch das Gate-Polysilizium GP, welches die Gateelektrode bildet. In dem nicht vom Gate-Polysilizium bedeckten Bereich des ersten Fensters F1 sind die Sourcekontakte SK angeordnet, über die das Sourcegebiet elektrisch nach außen kontaktiert wird. Mit Mp ist die für die p+-Dotierung des Source-Anschlusses verwendete Maske bezeichnet.
  • Im zweiten Fenster F2 ist der Substrat- oder Bodykontakt BK angeordnet. Unterhalb des zweiten Fensters F2 ist eine n+-Dotierung eingebracht, beispielsweise durch das hier angedeuteten Maskenfenster Mn.
  • 2b zeigt den bekannten erläuterten Transistor im schematischen Querschnitt SAA entlang der Schnittkante A-A von 2a. Dargestellt ist wieder die Sourceseite, auf der die Gateelektrode GP durch das Gateoxid GO getrennt auf dem Substrat SUB aufliegt. Das gesamte Transistorgebiet ist in einer tiefen n-Wanne DN angeordnet. Auf der Drainseite ist eine darin eingebettete tiefe p-Wanne DP angeordnet, die sich bis an das sourceseitige Ende des Feldoxids FOX erstreckt. Den Body des Transistors bildet eine flache n-Wanne SN, die sich im geringen Abstand an die tiefe p-Wanne DP anschließt und dort die n-Dotierung der tiefen n-Wanne DN verstärkt.
  • Ebenfalls innerhalb der flachen n-Wanne SN ist der Bodykontakt BK angeordnet, unter dem eine n+-Dotierung vorgesehen ist. Unterhalb des Sourcekontakts SK ist als Anschlussdotierung eine p+-Dotierung, die den LDD-Implant LDD im Abstand zur Gateelektrode GP verstärkt. Unterhalb des Gateoxids GO ist eine flache und flache p-Dotierung VT eingebracht, die zum Einstellen der Transistorschwellspannung (Threshold-Implant) dient und vor dem Aufbringen des Gateoxids GO erzeugt ist. Die Kanalbreite L bemisst sich von dem in der Figur linken Ende der flachen n-Wanne SN bis zum rechten Ende der Gateelektrode GP, wobei die Kanalbreite L durch die Anordnung von flachem n-Gebiet SN relativ zur Gateelektrode GP bestimmt ist. Die flache p-Dotierung VT ist bei mit Donator dotierter Gateelektrode bei 0 V Gatespannung nicht mit Löchern besetzt. Aus diesem Grund ist dann der Transistor ausgeschaltet.
  • 3 zeigt ein erstes Ausführungsbeispiel eines Transistors, bei dem die Erzeugung der flachen weiteren Dotierung im Source- und Drainbereich vor dem Erzeugen des Gateoxids und der darüber liegenden Gateelektrode erfolgt. Zur Erzeugung dieses Gebietes wird eine flache p-Wanne SP definiert und mit Hilfe einer Maske MSP, deren Begrenzung in der 3 eingezeichnet ist, eingebracht. Im gleichen Schritt dient an anderer Stelle die Herstellung der flachen p-Wanne zur Herstellung der Bodydotierung des komplementären NMOS-Transistors. Im Rahmen eines bestehenden CMOS-Prozesses wird also lediglich die Maske für die flache p-Wanne verändert bzw. angepasst, um im Bereich der Source den LDD-Implant zu ersetzen. Diese Dotierung wird nach dem Erzeugen der Feldoxidbereiche eingebracht, wobei in der 3 wiederum erstes und zweites Fenster F1, F2 Öffnungen im Feldoxid darstellen. Im zweiten Fenster F2 ist unverändert zur 2a der Bodykontakt BK samt darunter liegender n+-Dotierung Mn angeordnet. Im ersten Fenster F1 liegt die aktive Fläche, die zum Teil von der Gateelektrode GP überlappt wird. Die Sourcekontakte SK sind im nicht überlappten Bereich und damit von oben zugänglich. Mit Mp ist eine Maskenöffnung für die p+-Dotierung angegeben, mit der die Sourceanschlussdotierung und gegebenenfalls weitere p+-Dotierungen erzeugt werden. Diese Maske MB erstreckt sich auch über das Draingebiet, um dort die Anschlussdotierung für den Drainkontakt zu erzeugen (in der Figur nicht dargestellt).
  • Aus der Figur ist klar zu erkennen, dass in diesem Ausführungsbeispiel die Breite L der Kanalzone nicht mehr von der relativen Anordnung der Gateelektrode GP und der darunter angeordneten dotierten Gebiete abhängig ist. Vielmehr bestimmt sich die Breite L der Kanalzone vom Abstand der flachen p-Wanne, die mit der Maske MSP erzeugt ist, und dem benachbarten in der 3 unteren Rand der Fensteröffnung F1. Das ist der Bereich, in dem die Gateelektrode GP mit dem Substratkörper bzw. der Bodydotierung überlappt, also mit dem Bereich innerhalb des Fensters F1, in dem die Bodydotierung nicht durch die mit der Maske MSP erzeugte flache p-Wanne überlappt.
  • Des Weiteren hat dieser Transistor und das zu seiner Herstellung verwendete Verfahren den Vorteil, dass die weitere flache Dotierung im Sourcebereich unabhängig von der Dicke des Gateoxids erzeugt werden kann, sodass dieser Schritt zur parallelen Erzeugung dieser Gebiete für unterschiedliche Transistoren mit unterschiedlich dicken Gateoxid parallel und insbesondere auf dem gleichen Wafer eingesetzt werden kann.
  • 4 zeigt ein weiteres Ausführungsbeispiel, mit dem die Dotierung des Sourcegebiets eines Transistors (hier: PMOS) unabhängig von der Dicke des Gateoxids durchgeführt werden kann und die ebenfalls den Vorteil hat, dass die Kanalbreite. L unabhängig von der relativen Orientierung zur Gateelektrode eingestellt werden kann. In diesem Ausführungsbeispiel wird die Dotierung des Substratkörpers/Body zumindest im Bereich der Source ausgespart. Dazu wird die Maske MSN für die Herstellung der flachen n-Wanne, innerhalb der das Sourcegebiet und die Kanalzone angeordnet sind, so strukturiert, dass die flache n-Wanne unterhalb der Source unterbrochen ist. 4a zeigt die Maske MSN für die flache n-Wanne, die nun nur noch im Bereich des Substrat- bzw. Bodykontakts BK und im Bereich der Kanalzone eine Unterbrechung aufweist. Unterhalb der Sourcedotierung ist daher nur die Dotierung der tiefen n-Wanne DN wirksam, nicht aber die höhere Dotierung aus der Kombination von tiefer n-Wanne DN und flacher n-Wanne SN.
  • 4a zeigt die Lage der Maske für die flache n-Wanne MSN. Die übrigen Wannen bleiben im Vergleich zum bekannten Transistor gemäß 2 unverändert. Gegenüber dem ersten Ausführungsbeispiel gemäß 3 fehlt die Maskenöffnung MSP im Bereich des Sourcekontakts. Die in 4a dargestellte Maskenöffnung MSN im Bereich des ersten Fensters F1 ist so angeordnet, dass sie vollständig von der Gateelektrode GP überlappt wird. In Verbindung mit 4b zeigt sich, dass die Breite L der Kanalzone nun allein durch die Breite der flachen n-Wanne unterhalb des Gates bestimmt ist. Im Bereich des Sourcekontakts ist wegen der geringen Bodydotierung nur durch die tiefe n-Wanne DN die flache p-Dotierung VT zur Einstellung des Schwellwertes des Transistors ausreichend, den bei bekannten Transistoren unterhalb der Source erforderlichen LDD-Implant zu ersetzen.
  • 4b zeigt die Ausdehnung dieses durch den so genannten VT-Implant erzeugten Gebietes anhand eines schematischen Schnitts SBB entlang der Schnittkanten B-B von 4a. Direkt im Bereich des Source-Kontakts SK ist im geringem Abstand zur Kante der Gateelektrode GP die Sourceanschlussdotierung vom p+-Typ erzeugt.
  • Auch mit diesem zweiten Ausführungsbeispiel gelingt es daher, auf den LDD-Implant insbesondere für. die Source des Transistors zu verzichten. Gleichzeitig wird eine sichere Einstellung der Kanalbreite L ermöglicht, die nun ausschließlich von der Breite des mit der Maske MSN erzeugten flachen n-Wannengebietes SN abhängig ist. Auch diese Struktur kann völlig unabhängig von der Dicke des Gateoxids erzeugt werden, da sie mit Ausnahme der Sourceanschlussdotierungen p+ vollständig vor dem Aufbringen des Gateoxids und der Gateelektrode eingebracht wird.
  • 5 zeigt ein weiteres Ausführungsbeispiel anhand der Maskenanordnung gemäß 5a und des Querschnitts SCC entlang der in 5a dargestellten Schnittkante C-C. Bei diesem Ausführungsbeispiel wird im Gegensatz zum zweiten Ausführungsbeispiel gemäß 4 zusätzlich noch auf die flache n-Wanne SN unterhalb der Kanalzone verzichtet (siehe 5b). Die flache n-Wanne erstreckt sich daher ausschließlich in einem Bereich außerhalb des Sourcegebiets und dient nur dazu, den Bodykontakt BK zu erzeugen. Um die Kanalzone zu definieren, wird jedoch die Maske MP (siehe 5a) modifiziert, die sowohl zum Einbringen des VT-Implants VT als auch zum Einbringen der Sourceanschlussdotierung vom p+-Typ eingesetzt wird. Diese Maske weist zwei Öffnungen auf, die durch einen Maskenstreifen voneinander getrennt sind, der die Kanalbreite L bestimmt. Die Kanalzone ist also der Bereich unterhalb der Gateelektrode GP, in dem auf Grund der fehlenden Maskenöffnung kein VT-Implant VT eingebracht ist. Damit ist im Kanalbereich ausschließlich die flache n-Dotierung der tiefen n-Wanne DN wirksam. Im zweiten Ausführungsbeispiel gemäß 4 ist der VT-Implant auch im Kanalbereich ausgeführt, der allerdings durch die Dotierungen der tiefen n-Wanne DN und der flachen n-Wanne SN in diesem Bereich überkompensiert wird. Auch im zweiten Ausführungsbeispiel ist die Kanalbreite durch eine einzige Maske definiert, nämlich durch die Maske zum Herstellen des VT-Implants. Möglicherweise ungenaue Ausrichtungen verschiedener Masken relativ zueinander haben daher keinen Einfluss mehr auf die Kanalbreite und daher auch keinen Einfluss auf die von der Kanalbreite bestimmten wesentlichen Transistoreigenschaften.
  • Als weiterer Effekt des in 5 dargestellten dritten Ausführungsbeispiels ist die Dotierung der Kanalzone herabgesetzt, da dort keine extra Bodydotierung – also keine flache n-Wanne – erzeugt ist. Damit verringert sich die Schwellspannung um einen bestimmten Betrag, in einem Ausführungsbeispiel eines Hochvolt PMOS Transistors von –0,8 V auf –1,7 V. Dies ist für den Transistor sogar vorteilhaft, da damit die bei hohen Temperaturen auftretenden Leckströme unterdrückt werden. Die Schwellspannung des zweiten Ausführungsbeispiels (4) liegt wegen unveränderter Bodydotierung beim geringeren Wert und beträgt im gewählten Ausführungsbeispiel ca.-0,8 V.
  • Mit der Erfindung gelingt es, zum Herstellen von Source- und Draindotierungen einen Verfahrensablauf zu gestalten, der sowohl für Niedervolt- als auch für Hochvolttransistoren eingesetzt werden kann. Der Prozessablauf ist so gestaltet, dass mit dem gleichen Verfahrensschritt parallel Source- und Draindotierungen sowohl von Niedervolt- als auch von Hochvolttransistoren eines Typs erzeugt werden können. Dies erleichtert den Verfahrensablauf in all den Fällen, in denen auf einem Bauelement Hochvolt- und Niedervolttransistor nebeneinander realisiert sind. Die erzeugten Transistoren zeichnen sich außerdem durch eine gut einstellbare Kanalbreite L ein, die gegenüber Verfahrensabweichungen wesentlich unempfindlicher ist und daher zu Transistoren mit gut reproduzierbaren Eigenschaften führt. Die Erfindung ist insbesondere zur Herstellung der Sourcegebiete von Hochvolttransistoren des PMOS-Typs geeignet, kann in entsprechender Abwandlung und bei Invertierung der Leitfähigkeitstypen der verschiedenen Wannen und dotierten Gebiete auch für NMOS-Transistoren eingesetzt werden.
  • Die Anmeldung wurde zwar nur anhand weniger konkreter Ausführungsbeispiele erläutert, ist aber nicht auf diese beschränkt. Im Rahmen der Erfindung liegt es daher auch, von den konkreten in den Figuren dargestellten und im Text beschriebenen Transistorstrukturen abzuweichen und entsprechend angepasste und variierende Maskengebiete einzusetzen und zu verwirklichen. Wesentlich ist jedoch stets, dass zur Erzeugung des Sourcegebiets neben der hohen Sourceanschlussdotierung, die nach der Erzeugung des Gatestapels hergestellt wird, noch eine weitere flache Dotierung eingesetzt wird, die vor der Erzeugung des Gatestapels mit einer gegenüber der Sourceanschlussdotierung größeren Grundfläche eingebracht wird. Für diese weitere flache Dotierungen können auch andere im Prozessfluss vorhandene Dotierungen des gewünschten Leitfähigkeitstyps eingesetzt werden. Diese Dotierungen können Bestandteil von Strukturen sein, die Gegenstand des jeweilig komplementären Transistors sind. Besonders vorteilhaft ist es jedoch, wie in den 4 und 5 anhand des zweiten und dritten Ausführungsbeispiels beschrieben, die flache VT-Dotierung zur Einstellung der Schwellspannung auch zur flachen Dotierung im Source-Bereich zu verwenden. In allen Fällen werden geeignete Sourceanschlüsse erhalten, die sich durch eine zum Sourcekontakt SK hin ansteigende Dotierung auszeichnen. Dies wird durch das Übereinanderliegen zweier dotierter Bereiche, nämlich der genannten Sourceanschlussdotierung und der weiteren flachen Dotierung erreicht.
  • Bezugszeichenliste
    • S
      Source
      D
      Drain
      G
      Gate
      GO
      Gateoxid
      SUB
      Substrat
      FOX
      Feldoxid
      DZ
      Driftzone
      LDD
      LDD Implant
      BK
      Body-Kontakt
      SK
      Source-Kontakt
      F1, F2
      erstes und zweites Fenster in FOX
      L
      Kanalbreite
      Mn
      Maske für n-Dotierung
      MSP
      Maske für flache p-Wanne
      MP
      Maske für flache p-Dotierung
      GP
      Gate-Polysilizium = G
      VT
      Threshold-Implant
      SN
      flache n-Wanne
      DP
      tiefe p-Wanne
      DN
      tiefe n-Wanne
      p+
      Sourceanschlussdotierung
      n+
      Bodykontaktdotierung

Claims (3)

  1. Verfahren zur Herstellung eines Transistors, bei dem – in einem Substrat (SUB) eine erste tiefe Wanne (DN) eines ersten Leitfähigkeitstyps und darin eingebettet eine zweite tiefe Wanne (DP) eines zweiten Leitfähigkeitstyps ausgebildet werden, – vor dem Herstellen eines Gateoxids (GO) eine flache Dotierung (VT) des zweiten Leitfähigkeitstyps außerhalb der zweiten tiefen Wanne (DP) eingebracht wird, – eine Gate-Elektrode (GP) über einem Gateoxid (GO) angeordnet wird und – Anschlussdotierungen des zweiten Leitfähigkeitstyps für einen Sourcekontakt (SK) und für einen Drainkontakt hergestellt werden, dadurch gekennzeichnet, dass – eine flache Wanne (SN) des ersten Leitfähigkeitstyps in der ersten tiefen Wanne (DN) in einem Abstand zu der zweiten tiefen Wanne (DP) hergestellt wird, – ein dotierter Bereich des ersten Leitfähigkeitstyps für einen Bodykontakt (BK) in der flachen Wanne (SN) hergestellt wird und – die Anschlussdotierung für den Sourcekontakt (SK) zwischen der zweiten tiefen Wanne (DP) und dem für den Bodykontakt (BK) vorgesehenen dotierten Bereich hergestellt wird, wobei – in einer zwischen der zweiten tiefen Wanne (DP) und der Anschlussdotierung für den Sourcekontakt (SK) vorgesehenen Kanalzone entweder sowohl die flache Wanne (SN) als auch die flache Dotierung (VT) angeordnet werden oder weder die flache Wanne (SN) noch die flache Dotierung (VT) angeordnet werden und – zwischen der Kanalzone und der Anschlussdotierung für den Sourcekontakt (SK) die flache Dotierung (VT) angeordnet und die flache Wanne (SN) nicht angeordnet wird.
  2. Verfahren nach Anspruch 1, bei dem sowohl die flache Wanne (SN) als auch die flache Dotierung (VT) in der Kanalzone angeordnet werden.
  3. Verfahren nach Anspruch 1, bei dem weder die flache Wanne (SN) noch die flache Dotierung (VT) in der Kanalzone angeordnet werden und die flache Dotierung (VT) so eingebracht wird, dass sie in der Kanalzone ausgespart ist.
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