DE102004030848A1 - LDMOS-Transistor-Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser - Google Patents

LDMOS-Transistor-Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser Download PDF

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Abstract

Eine LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis umfasst ein Halbleiter-Substrat (10), einen Gate-Bereich (1), Source- (4) und Drain- (5, 7)-Bereiche und einen unterhalb des LDMOS-Gate-Bereichs angeordneten Kanalbereich, wobei der Kanalbereich die LDMOS-Source- und Drain-Bereiche verbindet und eine lateral sich ändernde Dotierungskonzentration aufweist. Um eine geringere parasitäre kapazitive Kopplung des Gate-Halbleiter-Bereichs zu erreichen, ist der Gate-Halbleiter-Bereich mit einer lateral sich ändernden Netto-Dotierungskonzentration (P+N+; N+N-) ausgebildet.

Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der integrierten Schaltkreis-Technologie und insbesondere betrifft die Erfindung eine LDMOS (laterally double diffused MOS)-Transistor-Vorrichtung, einen integrierten Schaltkreis, welcher die LDMOS-Transistor-Vorrichtung umfasst, und jeweils ein Herstellungsverfahren für den integrierten Schaltkreis.
  • BESCHREIBUNG DES STANDES DER TECHNIK UND HINTERGRUND DER ERFINDUNG
  • In LDMOS-Transistoren wird die Kanallänge typischerweise durch den Transport von Dotiermitteln über Ionenimplantation oder Diffusion und nicht durch die Größe lithographischer Merkmale definiert. Ein erster Teil des Kanals basiert auf einem traditionellen MOS-Transistor mit geeigneter Gate-Dielektrik und Dotierungskonzentration. Ein weiterer Teil des Kanals hat eine weit geringere Dotierung, besitzt aber dieselbe kapazitive Kopplung vom polykristallinen Silizium-Gate. Dadurch wird die Transkonduktanz der Vorrichtung verbessert, das durch die Dotierung definierte Potential der kurzen Kanallänge wird jedoch nicht vollständig ausgenutzt, da der weitere Teil des Kanals eine unerwünschte parasitäre Kapazität aufweist.
  • Typischerweise werden durch die Dotierung erzielte Verbesserungen akzeptiert, wohingegen die parasitäre Kapazität des weiteren Teils des Kanals einfach unbeachtet bleibt.
  • Nichtsdestotrotz gibt es Berichte, aus verschiedenen Gründen eine nicht gleichmäßige Oxiddicke zu verwenden. Durch Erhö hung der Schichtdicke in Richtung der Driftregion kann eine geringere parasitäre Kapazität erreicht werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Bekannte Lösungen nutzen nicht das volle Verbesserungspotential oder sie verwenden im Fall von nicht gleichförmigen Oxiddicken diffizile Herstellungstechniken. Durchführbare Techniken umfassen das Ätzen, das Aufwachsen einer nicht gleichförmigen Oxidschicht vor dem Abscheiden des polykristallinen Silizium-Gates und die Verwendung von Wachstumsverbesserungsmitteln. Das Gate-Oxid ist sehr empfindlich gegenüber Ätzschäden, und es ist sehr schwierig, weiter weg von der Gate-Kante die Dicke zu ändern.
    •
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine LDMOS-Transistor-Vorrichtung innerhalb eines integrierten Schaltkreises, insbesondere eines integrierten Schaltkreises für Funkfrequenzanwendungen, anzugeben, welche die oben beschriebenen, mit dem Stand der Technik verbundenen Probleme überwindet.
  • Weiterhin ist es eine Aufgabe der Erfindung, ein Herstellungsverfahren für einen integrierten Schaltkreis, insbesondere einen integrierten Schaltkreis für Funkfrequenzanwendungen, anzugeben, welcher einen LDMOS-Transistor umfasst, welcher die obige Aufgabe löst.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung durch LDMOS-Transistor-Vorrichtungen und Herstellungsmethoden, wie sie durch die angehängten Patentansprüche beansprucht werden, gelöst.
  • Durch das Vorsehen des Gate-Halbleiterschicht-Bereiches des LDMOS-Gate-Bereiches der LDMOS-Transistor-Vorrichtung mit einer lateral sich ändernden Netto-Dotierungskonzentration kann die Gate-Kapazität reduziert werden, wodurch die Betriebsge schwindigkeit erhöht wird. Alternativ wird eine höhere Transkonduktanz erzielt, ohne die Gate-Kapazität zu beeinflussen, wodurch ebenfalls eine LDMOS-Transistor-Vorrichtung mit höherer Geschwindigkeit bereit gestellt wird.
  • Gemäß eines weiteren Aspektes der vorliegenden Erfindung ist weiterhin ein integrierter Schaltkreis vorgesehen, welcher zumindest einen LDMOS-Transistor wie oben dargestellt umfasst.
  • Weitere Eigenschaften der Erfindung und Vorteile dieser werden aus der im Folgenden angegebenen detaillierten Beschreibung von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung und den begleitenden Zeichnungsfiguren 1 – 13 ersichtlich. Die Zeichnungsfiguren dienen lediglich der Illustration und sind daher für die vorliegende Erfindung nicht einschränkend.
    •
  • KURZBESCHREIBUNG DER ZEICHNUNGSFIGUREN
  • 1 und 2 sind jeweils stark vergrößerte Querschnittsansichten einer LDMOS-Transistor-Vorrichtung gemäß einer jeweils bevorzugten Ausführung der vorliegenden Erfindung.
  • 3 ist ein Diagramm der Netto-Dotierung über der lateralen Ortskoordinate des Gates und des Kanals der LDMOS-Transistor-Vorrichtung aus 2 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
  • 4 – 8 sind Diagramme, welche verschiedene, durch Simulationen aufgefundene Transistor-Eigenschaften der LDMOS-Transistor-Vorrichtung aus 2 darstellen.
  • 9 – 13 sind stark vergrößerte Querschnittsansichten eines Teils einer Halbleiter-Struktur während des Prozessierens gemäß bevorzugter Ausführungsbeispiele der vorliegenden Erfindung.
  • DETAILILERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN
  • In 1 ist in einer vergrößerten Querschnittsansicht eine n-Kanal LDMOS-Transistor-Vorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Die LDMOS-Transistor-Vorrichtung, welche besonders für Hochleistungs-Funkfrequenzanwendungen ausgelegt ist, umfasst ein N–-dotiertes Halbleiter-Substrat 7, in welchem eine P-dotierte Wanne 6 ausgebildet wird. N+-dotierte Source- 4 und Drain- 5 -Bereiche werden jeweils in der P-dotierten Wanne 6 und dem N– -dotierten Substrat ausgebildet. Der N+-dotierte Drain-Bereich 5 wird in einem Abstand von der P-dotierten Wanne 6 ausgebildet, wobei ein oberer Teil des N–-dotierten Substrates 7, welches sich zwischen der P-dotierten Wanne 6 und dem N+-dotierten Drain-Bereich 5 befindet, Teil des Drain der LDMOS-Transistor-Vorrichtung ist. Oberhalb der P-dotierten Wanne 6 wird ein LDMOS-Gate-Bereich ausgebildet umfassend einen Gate-Halbleiter-Bereich 2, vorzugsweise aus polykristallinem Silizium, auf einem Gate-Isolationsbereich 3, vorzugsweise Oxid.
  • Weiterhin umfasst die LDMOS-Transistor-Vorrichtung einen Kanalbereich, welcher unterhalb des LDMOS-Gate-Bereiches innerhalb der P-dotierten Wanne 6 angeordnet ist. Der Kanalbereich, welcher sich vom LDMOS-Source-Bereich 4 zum LDMOS-Drain-Bereich 5 erstreckt, weist eine lateral sich ändernde Dotierungskonzentration auf. Typischerweise basiert der Teil des Kanalbereiches, welcher dem Source-Bereich 4 am nächsten liegt, auf einem traditionellen MOS-Transistor, wohingegen der Teil des Kanalbereiches, welcher dem Drain-Bereich 5 am nächsten liegt, eine weit geringere Dotierungskonzentration aufweist.
  • Um nicht nur eine verbesserte Transkonduktanz des Transistors, sondern auch um eine geringere parasitäre kapazitive Kopplung des Gate-Halbleiter-Bereichs 2 zu erreichen, weist auch der Gate-Halbleiter-Bereich 2 eine lateral sich ändernde Dotierungskonzentration auf. Der Gate-Halbleiter-Bereich 2 des bevorzugten Ausführungsbeispiels der LDMOS-Transistor-Vorrichtung, welche in 1 dargestellt ist, ist in einem Teil 2a, welcher dem LDMOS-Source-Bereich 4 am nächsten liegt, P+-dotiert und in einem Teil 2b, welcher dem LDMOS-Drain-Bereich 5 am nächsten liegt, N+-dotiert. Dieses erfindungsgemäße Transistor-Gate wird im Folgenden als N+P+-Gate bezeichnet.
  • In 2 ist in einer vergrößerten Querschnittsansicht eine n-Kanal LDMOS-Transistor-Vorrichtung gemäß einer zweiten bevorzugten Ausführung der vorliegenden Erfindung dargestellt. Diese Ausführung unterscheidet sich von dem vorhergehenden Ausführungsbeispiel lediglich in Bezug auf die Gate-Dotierung. Der Gate-Halbleiter-Bereich 2, welcher in diesem Ausführungsbeispiel mit 2' bezeichnet wird, ist in dem dem Source-Bereich 4 am nächsten liegenden Teil 2a' N+-dotiert und in dem dem Drain-Bereich 5 am nächsten liegenden Teil 2b' N–-dotiert. Dieses Transistor-Gate wird im Folgenden als N+N–-Gate bezeichnet.
  • In 3 ist ein Beispiel der Netto-Dotierung über der lateralen Ortskoordinate für das Gate (durchgezogene Linie) und für den Kanal (gepunktete Linie) der LDMOS-Transistor-Vorrichtung aus 2 aufgetragen. In konventionellen LDMOS-Transistor-Vorrichtungen ist das Gate mit einer konstanten Dichte von ungefähr 1020 cm–3 dotiert, in der Erfindung wird jedoch eine Dotierung mit einem lateralen Gradienten verwendet. Im Gegensatz dazu fällt die in 3 dargestellte Dotierungskonzentration des Gates von Source zu Drain von ungefähr 1020 cm–3 auf ungefähr 1013 cm–3 auf einer Strecke von ungefähr 0,4 μm ab. Auch die Kanal-Dotierung zeigt ein beachtliches Gefälle von Source zu Drain zwischen den Grenzflächen.
  • Es sollte jedoch beachtet werden, dass der Typ des Dotiermittels und die Stärke des Gradienten, um die nicht-gleich förmige Dotierung des Gates gemäß der vorliegenden Erfindung zu erhalten, auf vielen verschiedenen Arten gewählt werden kann, um die gewünschten Eigenschaften zu erhalten.
  • Zwei wichtige Parameter, die Transkonduktanz und die Kapazität, bestimmen die Geschwindigkeit der Vorrichtung. Die Schwellwertspannung beeinflusst die effektive Kanallänge und die Transkonduktanz. Das Vorhandensein einer Verarmungszone in dem nieder-dotierten polykristallinen Gate der LDMOS-Vorrichtung aus 2 reduziert die Kapazität. Die Verarmungszone kann innerhalb des polykristallinen Silizium-Gates nur für einige Spannungskonstellationen existieren. Wenn Anhäufung oder Inversion eines Trägers auftritt, ist die Kapazität die gleiche wie für ein hoch-dotiertes Gate. Für die wichtigsten Spannungsbedingungen erhält man jedoch eine Verarmungszone und daher eine reduzierte Kapazität.
  • Für den n-Kanal Transistor hat der erfindungsgemäße LDMOS-Transistor mit N+N–-Gate dieselbe Schwellwertspannung und Gate-Kapazität wie ein konventioneller N+-LDMOS-Transistor mit polykristallinem Gate unterhalb des hoch-dotierten Teils des Gates. Auf der nieder-dotierten Seite des Gates dehnt sich die Grenze der Verarmungszone des Gates, angedeutet durch das Bezugszeichen 9 in 2, aus und reduziert die Kapazität. Die Gesamtkapazität wird somit reduziert, wodurch sich die Betriebsgeschwindigkeit erhöht.
  • Der erfindungsgemäße LDMOS-Transistor mit P+N+-Gate hat im Gegensatz dazu eine höhere Transkonduktanz, aber die gleiche Gatter-Kapazität, was ebenfalls eine höhere Geschwindigkeit ergibt. Die Schwellwertspannung erhöht sich in diesem Fall.
  • Leistungs-LDMOS-Vorrichtungen werden gewöhnlich unter Verwendung eines Finger-Anordnung-Layouts hergestellt. Zweidimensionale Vorrichtungssimulationen wurden an einem Querschnitt eines solchen Finger für (i) die erfindungsgemäße N+N–-LDMOS-Transistor-Vorrichtung und zum Vergleich(ii) für den konventionellen LDMOS-Transistor mit homogen dotiertem Gate durchgeführt. Als Breite der Vorrichtung wurde 1 μm angenommen.
  • In den 4 und 5 ist für niedrige und hohe Drain-Spannungen für eine erfindungsgemäße Transistor-Vorrichtung (Dreiecke), wie sie in Verbindung mit 2 beschrieben wurde, und für eine konventionelle LDMOS-Transistor-Vorrichtung mit hochdotiertem Gate (Kreise) der Drain-Source-Strom IDS über der Gate-Source-Spannung VGS aufgetragen. In den Figuren ist ebenfalls die Ableitung d(IDS)/d(VGS) für die erfindungsgemäße Vorrichtung (Quadrate) und für die konventionelle Vorrichtung (Rhomben) dargestellt. Der Unterschied ist gering, wobei der größte Unterschied hauptsächlich in dem Bereich hoher Ströme auftritt. Dies kann durch ein Versetzen der pn-Grenzfläche an das Ende des Kanals weiter unterhalb des Gates vermieden werden. In diesem Fall könnte dies eine reduzierte Oberflächen-Dotierung in dem Driftbereich für eine längere Zeit verursachen.
  • In 6 ist für die erfindungsgemäße LDMOS-Vorrichtung (Sterne) und eine konventionelle LDMOS-Vorrichtung (Kreise) die Eingangskapazität über dem Drain-Strom beim Variieren der Gate-Spannung bei konstanter Drain-Spannung aufgetragen. Der Unterschied ist bei geringeren Strömen klein. Wird die Gate-Spannung jedoch erhöht, verarmt der nieder-dotierte Teil des polykristallinen Silizium-Gates der erfindungsgemäßen LDMOS-Vorrichtung und die Kapazität wird reduziert.
  • In 7 ist die Übergangs- oder Einheitsverstärkungsfrequenz fT über dem Drain-Strom aufgetragen. Der erfindungsgemäße LDMOS-Transistor ist schneller als der Standard-Transistor.
  • In 8 ist die maximale Oszillationsfrequenz fmax über dem Drain-Strom aufgetragen. Die Verbesserung fällt in diesem Falle aus verschiedenen Gründen stärker aus. Die maximale Os zillationsfrequenz fmax ist zusätzlich zu der Tatsache, dass diese von der Übergangsfrequenz fT abhängt, auch von einer Kapazität zwischen Gate und Drain und von einem Realteil der Gate-Impedanz abhängig und diese Beiträge sind für die erfindungsgemäße LDMOS-Transistor-Vorrichtung zusätzlich kleiner.
  • Diese Performanz-Verbesserung durch die erfindungsgemäße LDMOS-Transistor-Vorrichtung wird in zukünftigen Technologien infolge der laufenden Standard-Skalierung von Vorrichtungen und Schaltkreisen viel größer. Die Unterschiede der Schwellwertspannung entlang des Kanals, welche in der Größenordnung von einem Volt liegen, werden in dieser Hinsicht einen viel größeren Einfluss auf die elektrischen Eigenschaften von Transistoren in Bezug auf Versorgungsspannungen haben.
  • Es sollte beachtet werden, dass obwohl die dargestellten bevorzugten Ausführungsbeispiele des LDMOS-Transistors n-Kanal-Vorrichtungen sind, die vorliegende Erfindung diesbezüglich nicht beschränkt ist. Die Erfindung ist gleichermaßen auf p-Kanal-Vorrichtungen anwendbar.
  • Es sollte weiterhin beachtet werden, dass obwohl die vorliegende Erfindung primär für Funkfrequenz-Leistungs-LDMOS-Silizium-Vorrichtungen vorgesehen ist, diese auch für kleinere Vorrichtungen in Silizium-basierten integrierten Funkfrequenz-Schaltkreisen nützlich sein kann. Weiterhin kann die LDMOS-Vorrichtung der vorliegenden Erfindung mit anderen Materialien, wie beispielsweise SiC, GaAs, etc., realisiert werden, wenn die Gate-Isolatorschichten entsprechend angepasst werden.
  • Im Folgenden werden drei bevorzugte Ausführungsbeispiele zur Herstellung von LDMOS-Transistoren der vorliegenden Erfindung dargestellt.
  • Ausführungsbeispiel 1
  • 9 zeigt einen Querschnitt einer Halbleiter-Struktur mit einem teilweise prozessierten MOS-Transistor. Der MOS-Transistor kann entweder vom P oder N-Typ sein. Der Transistortyp beeinflusst lediglich die Auswahl der Dotiermittel-Atome für das polykristalline Silizium des Transistor-Gates. Die Art der Auswahl ist dem Durchschnittsfachmann wohl bekannt. Die Prozess-Schritte, die zu der in 9 dargestellten Struktur führen, sind dem Durchschnittsfachmann ebenfalls wohl bekannt. Daher werden diese Schritte hier nicht weiter beschrieben. In 10 bezeichnet das Bezugszeichen 10 ein Silikon-Substrat, 11 bezeichnet eine Wanne, 12 bezeichnet eine Kanalanpassung, 13 bezeichnet ein Feld-Oxid und 14 bezeichnet eine Gate-Oxidschicht.
  • Auf der Gate-Oxidschicht 14 und dem Feld-Oxid 13 wird eine polykristalline Siliziumschicht 15 abgeschieden. Die polykristalline Siliziumschicht 15 ist in dieser Prozessstufe undotiert. Eine aus Silizium-Nitrid bestehende Schicht 16 wird darauf abgeschieden. Die Schicht 16 kann alternativ als Doppelschicht bestehend aus Silizium-Nitrid auf Silizium-Dioxid, welches es erlaubt, mechanische Spannungen in der darunter liegenden polykristallinen Siliziumschicht 15 zu kontrollieren, ausgestaltet sein. Eine solche mechanische Spannungskontrolle stellt eine weitere Möglichkeit zur Verfügung, die Diffusion des Dotiermittels in den Bereich, welcher später das lateral sich ändernde Gate werden wird, zu beeinflussen. Die Silizium-Nitrid-Schicht 16 wird durch eine Schicht 17 bedeckt, welche aus Photoresist besteht. Die Photoresist-Schicht 17 wird zur Strukturierung der Silizium-Nitrid-Schicht 16 verwendet, beispielsweise durch anisotropes reaktives Ätzen in einer im Stand der Technik wohl bekannten Art und Weise. Die resultierende Struktur ist in 10 dargestellt.
  • Die Photoresist-Schicht 17 wird strukturiert und die Silizium-Nitrid-Schicht 16 geätzt, um einen Bereich 161 auszubilden, welcher in 11 dargestellt ist. Der Bereich 161 wird später im Verfahren als eine Maske zum Ätzen der darunter liegenden polykristallinen Siliziumschicht 15 und der Gate-Oxidschicht 14 verwendet, um eine Transistor-Gate auszubilden. Die lateralen Abmessungen des Bereichs 161 entsprechen den gewünschten lateralen Abmessungen des Transistor-Gates. Im Querschnitt von 11 entspricht die sichtbare Abmessung des Bereichs 161 der Länge des Transistor-Gates.
  • Anschließend wird eine Silizium-Dioxidschicht 18 auf der Struktur abgeschieden. Dieses Oxid wird als Abschirm-Oxid während der Implantation von Dotiermitteln in die polykristalline Siliziumschicht 15 und als Mittel zur Vermeidung des Austretens der Dotiermittel aus der polykristallinen Siliziumschicht 15 während einer später durchgeführten Diffusions- und Aktivierungs-Wärmebehandlung verwendet. Eine Photoresist-Schicht 19 wird anschließend abgeschieden und derart strukturiert, dass eine Kante 191 des Photoresists sich oberhalb des Silizium-Nitrid-Bereichs 161 befindet. Die resultierende Struktur ist in 11 dargestellt.
  • Als nächstes wird die polykristalline Siliziumschicht 15 mit einem ausgewählten Dotiermittel für polykristalline Silizium-Gates implantiert. Die Implantationsdosis wird derart gewählt, dass die benötigte Konzentrationstärke und der benötigte laterale Konzentrationsgradient im vervollständigten Transistor-Gate erreicht werden. Die Implantationsenergie wird derart gewählt, dass (i) die Implantationsdosis in der Mitte der polykristallinen Siliziumschicht 15 zum liegen kommt und (ii) die Ionen nicht allein durch die Photoresist-Schicht 21, sondern auch durch die Silizium-Nitrid-Schicht 161 gestoppt werden.
  • An dieser Stelle wird eine weitere Stärke der vorliegenden Erfindung klar, nämlich dass die Position der Photoresist- Kante 191 oberhalb des Silizium-Nitridbereichs 161 unkritisch ist, da die Kante des implantierten Bereiches durch den Silizium-Nitrid-Bereich 161 definiert wird. Dies stellt weiterhin eine untere Schranke für die Dicke der Silizium-Nitridschicht 16 auf. Wenn auf der anderen Seite eine weitere Anpassung des lateralen Dotierungskonzentrations-Gradienten des Transistor-Gates gewünscht wird, kann dies durch Auswählen der Dicke der Silizium-Nitridschicht 16 und der Implantationsenergie derart erreicht werden, dass der Teil des Silizium-Nitrid-Bereiches 161, welcher nicht durch die strukturierte Photoresist-Schicht 19 bedeckt ist, d.h. bis zu der Resist-Kante 191, ebenfalls bis zu einem gewissen Grad durch die implantierten Ionen durchdrungen wird.
  • Die strukturierte Photoresist-Schicht 19 wird dann entfernt und der Wafer einer Wärmebehandlung unterzogen, welche dazu dient, das Implantat zu aktivieren und die Dotiermittel-Ionen veranlasst, unter den Silizium-Nitrid-Bereich 161 zu diffundieren und dadurch eine lateral sich ändernde Gate-Struktur auszubilden.
  • Der Silizium-Nitrid-Bereich 161 wird dann als Hartmaske zum Ätzen der polykristallinen Siliziumschicht 15 und der Gate-Oxidschicht 14, vorzugsweise mit Hilfe von selektivem Ätzen, verwendet, um das Transistor-Gate, umfassend einen polykristallinen Silizium-Gate-Bereich 151 auf einem Gate-Oxid-Bereich 141, wie in 12 dargestellt, auszubilden.
  • Der Silizium-Nitridbereich 161 wird dann mit Hilfe von selektivem Ätzen entfernt. Die weitere Prozessierung der Halbleiter-Struktur und des erfindungsgemäßen MOS-Transistors wird gemäß dem Durchschnittsfachmann wohl bekannten Methoden durchgeführt. Es sollte hier jedoch angemerkt werden, dass die Wärmebehandlung zur Aktivierung des Source- und Drain-Implantats, welche während späterer Prozessstufen des MOS-Transistors nachfolgt, den Gradienten innerhalb des Polysilizium-Gates zu einem gewissen Grad reduzieren wird. Der Grund dafür ist, dass in dieser Prozessstufe keine Nachlieferung von Dotiermitteln aus der umgebenden polykristallinen Siliziumschicht stattfindet, da diese während der Ausbildung des Transistor-Gates weggeätzt wurde.
  • Ausführungsbeispiel 2
  • Die Prozessierung in diesem Ausführungsbeispiel ist ähnlich der des vorhergehenden Ausführungsbeispiels, außer dass die polykristalline Siliziumschicht 15 bereits mit ihrer P oder N -dotierten Abscheidung in Verbindung steht.
  • Die nachfolgende Implantation unter Verwendung der strukturierten Photoresist-Schicht 19 wird wie in dem vorhergehenden Ausführungsbeispiel durchgeführt, außer dass das Implantat vom N-Typ ist, wenn die anfängliche Dotierung der polykristallinen Siliziumschicht 15 vom P-Typ war und umgekehrt. Die Dosis wird derart gewählt, dass dieses Implantat nicht nur groß genug ist, die bereits in der polykristallinen Siliziumschicht 15 vorhandene Dotierung zu kompensieren, sondern auch groß genug ist, die Netto-Dotierung auf dem entgegengesetzten Typ zu ändern.
  • Dies erzeugt ein N oder P-dotiertes Transistor-Gate, welches eine lateral sich ändernde Dotierungskonzentration derart aufweist, dass die Dotierungskonzentration an einem Ende des Gates vorwiegend vom P-Typ ist und an der anderen Seite vorwiegend vom N-Typ.
  • Ausführungsbeispiel 3
  • Die Prozessierung in diesem Ausführungsbeispiel ist ähnlich dem des ersten Ausführungsbeispiels mit Ausnahme des Folgenden. Nachfolgend zu der ersten Implantation von Dotieratomen in die ursprünglich undotierte polykristalline Siliziumschicht 15, unter Verwendung der strukturierten Photoresist-Schicht 19 mit ihrer Photoresist-Kante 191, wird die struktu rierte Photoresist-Schicht 19 entfernt und durch eine andere Photoresist-Schicht 20 ersetzt, welche derart strukturiert ist, dass diese zuvor ungeschützte Teile der Halbleiter-Struktur bedeckt, d.h. die strukturierte Photoresist-Schicht 20 ist komplementär zu der strukturierten Photoresist-Schicht 19 oberhalb des MOS-Transistors. Somit werden nun die bereits implantierten Bereiche des MOS-Transistors durch die strukturierte Photoresist-Schicht 20 geschützt. Dies ist in 14 dargestellt, in welcher die Photoresist-Kante 201 der Photoresist-Schicht 20 dargestellt ist.
  • Eine zweite Implantierung in das ursprünglich undotierte polykristalline Silizium wird dann unter Verwendung eines Dotiermittels, welches einen implantierten Bereich mit einem dem ersten Implantat entgegengesetzten Typ erzeugt, durchgeführt.
  • Somit erhält das Transistor-Gate eine lateral sich ändernde Dotierungskonzentration derart, dass die Dotierungskonzentration an einem Ende des Gates vorwiegend vom P-Typ ist und am anderen Ende vorwiegend vom N-Typ ist, d.h. ähnlich zu dem Transistor-Gate des vorherigen Ausführungsbeispiels. Der Unterschied ist, dass in diesem Ausführungsbeispiel alle Dotiermittel-Ionen zum Dotieren der gegenüberliegenden Enden des Gates auf jeweils P- und N-Typ verwendet werden können. Dies steht im Gegensatz zu dem vorherigen Ausführungsbeispiel, in welchem die Dosis des zweiten Implantats groß genug gewählt werden musste, um (i) die ursprüngliche Dotierung der polykristallinen Siliziumschicht 15 zu kompensieren und (ii) die Dotierung in den entgegengesetzten Typ umzukehren.

Claims (13)

  1. LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis, insbesondere in einem integrierten Schaltkreis für Funkfrequenz-Anwendungen, umfassend: – ein Halbleiter-Substrat (10), – ein LDMOS-Gate-Bereich (1) mit einem Gate-Halbleiterschicht-Bereich (2; 2'; 151) auf einem Gate-Isolationsschicht-Bereich (3; 141), – LDMOS-Source- (4) und Drain-Bereiche (5, 7), und – einen unterhalb des LDMOS-Gate-Bereichs angeordneten Kanal-Bereich (6; 12), wobei der Kanal-Bereich die LDMOS-Source- und Drain-Bereiche verbindet und eine lateral sich ändernde Dotierungskonzentration aufweist, dadurch gekennzeichnet, dass – der Gate-Halbleiterschicht-Bereich des LDMOS-Gate-Bereichs eine lateral sich ändernde Dotierungskonzentration (P+N+; N+N–) aufweist.
  2. LDMOS-Transistor-Vorrichtung nach Anspruch 1, in welchem der Gate-Halbleiterschicht-Bereich (2') eine Netto-Dotierungskonzentration aufweist, welche von einer Seite des Gate-Halbleiterschicht-Bereichs, welche dem LDMOS-Source-Bereich (4) benachbart ist, zu einer anderen Seite des Gate-Halbleiterschicht-Bereichs, welche dem LDMOS-Drain-Bereich (5, 7) benachbart ist, abnimmt.
  3. LDMOS-Transistor-Vorrichtung nach Anspruch 2, wobei die LDMOS-Transistor-Vorrichtung eine n-Kanal-Vorrichtung ist und der Gate-Halbleiterschicht-Bereich (2') in einem Teil (2a') des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Source-Bereich (4) am nächsten liegt, N+-dotiert ist und in einem Teil (2b') des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Drain-Bereich (5, 7) am nächsten liegt, N–-dotiert ist.
  4. LDMOS-Transistor-Vorrichtung nach Anspruch 3, in welchem der Teil (2a') des Gate-Halbleiterschicht-Bereichs (2'), welcher dem LDMOS-Source-Bereich (4) am nächsten liegt, eine Netto-Dotierungskonzentration zwischen 1018 cm–3 und 1022 cm–3 aufweist, und der Teil (2b') des Gate-Halbleiterschicht-Bereichs (2'), welcher dem LDMOS-Drain-Bereich (5, 7) am nächsten liegt, eine Netto-Dotierungskonzentration zwischen 1011 cm–3 und 1015 cm–3 aufweist .
  5. LDMOS-Transistor-Vorrichtung nach Anspruch 1, wobei die LDMOS-Transistor-Vorrichtung eine n-Kanal-Vorrichtung ist und der Gate-Halbleiterschicht-Bereich (2) in einem Teil (2a) des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Source-Bereich (4) am nächsten liegt, P+-dotiert ist und in einem Teil (2b) des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Drain-Bereich (5, 7) am nächsten liegt, N+-dotiert ist.
  6. LDMOS-Transistor-Vorrichtung nach Anspruch 1 oder 2, wobei die LDMOS-Transistor-Vorrichtung eine p-Kanal-Vorrichtung ist.
  7. Verfahren zur Herstellung eines integrierten Schaltkreises, insbesondere eines integrierten Schaltkreises für Funkfrequenz-Anwendungen, mit einem LDMOS-Transistor, umfassend die Schritte: – Vorsehen eines Halbleiter-Substrats (10); – Ausbilden von LDMOS-Source- (4) und Drain-Bereichen (5, 7) in dem Substrat; – Ausbilden eines Kanal-Bereichs (6; 12) in dem Substrat zwischen den LDMOS-Source- und Drain-Bereichen mit einer lateral sich ändernden Netto-Dotierungskonzentration; und – Ausbilden eines LDMOS-Gate-Bereichs (1) auf dem Substrat mit einem Gate-Halbleiterschicht-Bereich (2; 2'; 151) auf einem Gate-Isolationsschicht-Bereich (3; 141); dadurch gekennzeichnet, dass – der Gate-Halbleiterschicht-Bereich des LDMOS-Gate-Bereichs mit einer lateral sich ändernden Netto-Dotierungskonzentration (P+N+; N+N–) ausgebildet wird.
  8. Verfahren nach Anspruch 7, in welchem der Gate-Halbleiterschicht-Bereich (2') mit einer Netto-Dotierungskonzentration ausgebildet wird, welche von einer Seite des Gate-Halbleiterschicht-Bereichs, welche dem LDMOS-Source-Bereich (4) benachbart ist, zu einer anderen Seite des Gate-Halbleiterschicht-Bereichs, welche dem LDMOS-Drain-Bereich (5, 7) benachbart ist, abnimmt.
  9. Verfahren nach Anspruch 7 oder 8, in welchem der LDMOS-Gate-Bereich durch folgende Schritte ausgebildet wird: – Ausbilden einer Gate-Oxidschicht (14) auf dem Substrat; – Ausbilden einer polykristallinen Silizium-Gateschicht (15) darauf; – Ausbilden eines Schichtbereichs (161) durch Strukturierung und Ätzen darauf, zur Verwendung als Hart-Maske zur Ausbildung des LDMOS-Gate-Bereichs; – Ausbilden einer Abschirmschicht (18) darauf; – Ausbilden einer ersten Schutzschicht (19) darauf, wobei die erste Schutzschicht derart strukturiert ist, dass diese den strukturierten und geätzten Schichtbereich (161) teilweise bedeckt; – Implantieren von Ionen in die polykristalline Silizium-Gateschicht (15) durch die Abschirmschicht (18), wobei die erste Schutzschicht (19) das Implantieren von Ionen durch die erste Schutzschicht (19) hindurch verhindert; – Entfernen der ersten Schutzschicht (19); – Entfernen der Abschirmschicht (18); und – Ätzen der polykristallinen Silizium-Gateschicht (15) und der Gate-Oxidschicht (14) unter Verwendung des strukturierten und geätzten Schichtbereichs (161) als Maske, um dadurch den Gate-Halbleiterschicht-Bereich (151) auf einem Gate-Isolationsschicht-Bereich (141) auszubilden.
  10. Verfahren nach Anspruch 9, in welchem der Schritt des Implantierens das Implantieren von Ionen durch den strukturierten und geätzten Schichtbereich hindurch (161) umfasst.
  11. Verfahren nach Anspruch 9, in welchem der strukturierte und geätzte Schichtbereich (161) verhindert, dass Ionen beim Schritt des Implantierens durch den strukturierten und geätzten Schichtbereich (161) hindurch implantiert werden.
  12. Verfahren nach einem der Ansprüche 9 – 11, in welchem der Schritt des Implantierens mit Ionen eines ersten Dotierungs-Typs durchgeführt wird und Ionen eines zweiten Dotierungs-Typs in die polykristalline Silizium-Gateschicht (15) vor der Ausbildung des strukturierten und geätzten Schichtbereichs (161) implantiert werden.
  13. Verfahren nach einem der Ansprüche 9 – 11, in welchem der Schritt des Implantierens mit Ionen eines ersten Dotierungs-Typs durchgeführt wird und das Verfahren die weiteren Schritte: – Ausbilden einer zweiten Schutzschicht (20) auf der Abschirmschicht (18), wobei die zweite Schutzschicht derart strukturiert wird, dass diese den strukturierten und geätzten Schichtbereich (161) im Wesentlichen komplementär zu der ersten Schutzschicht (19) bedeckt, und – Implantieren von Ionen eines zweiten Dotierungs-Typs in der polykristallinen Silizium-Gateschicht (15) durch die Abschirmschicht (18), wobei die zweite Schutzschicht (20) verhindert, dass Ionen durch die zweite Schutzschicht (20) implantiert werden, umfasst, welche zwischen den beiden Schritten des Entfernens durchgeführt werden.
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