DE102019000758A1 - Lateral diffundierter mosfet auf völlig verarmtem soi mit niedrigemdurchlasswiderstand - Google Patents

Lateral diffundierter mosfet auf völlig verarmtem soi mit niedrigemdurchlasswiderstand Download PDF

Info

Publication number
DE102019000758A1
DE102019000758A1 DE102019000758.1A DE102019000758A DE102019000758A1 DE 102019000758 A1 DE102019000758 A1 DE 102019000758A1 DE 102019000758 A DE102019000758 A DE 102019000758A DE 102019000758 A1 DE102019000758 A1 DE 102019000758A1
Authority
DE
Germany
Prior art keywords
semiconductor layer
gate
region
drain
trench isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019000758.1A
Other languages
English (en)
Inventor
Qing Liu
Akira Ito
Shorn Surendran PONOTH
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Avago Technologies International Sales Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies International Sales Pte Ltd filed Critical Avago Technologies International Sales Pte Ltd
Publication of DE102019000758A1 publication Critical patent/DE102019000758A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden lateral diffundierte MOSFETs auf völlig verarmtem SOI vorgesehen. Ein lateral diffundierter MOSFET umfasst ein Substrat und eine erste, auf dem Substrat angeordnete Halbleiterschicht. Der lateral diffundierte MOSFET umfasst außerdem eine auf der ersten Halbleiterschicht angeordnete, vergrabene Oxidschicht. Eine zweite Halbleiterschicht, die einen ersten Gate-Bereich, einen Drain-Bereich und einen Source-Bereich umfasst, ist auf der vergrabenen Oxidschicht angeordnet. Der erste Gate-Bereich ist zwischen dem Source- und dem Drain-Bereich positioniert. Eine erste flache Grabenisolierung ist zwischen dem Drain-Bereich und der ersten Halbleiterschicht angeordnet. Ein zweiter Gate-Bereich ist auf der ersten Halbleiterschicht, von der zweiten Halbleiterschicht entfernt und zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung angeordnet. Ein Gate-Knoten ist mit dem ersten und dem zweiten Gate-Bereich gekoppelt, um eine Gate-Spannung an den ersten und an den zweiten Gate-Bereich anzulegen.

Description

  • Die vorliegende Beschreibung betrifft allgemein integrierte Schaltungen und insbesondere lateral diffundierte MOSFETs.
  • Lateral diffundierten MOSFETs (LDMOS) auf völlig verarmtem SOI (FD-SOI) wird in der Halbleiterindustrie immer größere Aufmerksamkeit zuteil, weil sie geringere Abmessungen benötigen als klassische LDMOS (Bulk-LDMOS). Bei der Konstruktion eines LDMOS auf FD-SOI kann ein Drain-Bereich ausgebildet werden, der ein schwach dotiertes Segment umfasst. Das schwach dotierte Drain-Segment (LDD, Lightly Doped Drain) sieht einen Spannungsabfall von dem Drain-Bereich zu der Kante des Gate vor, der helfen kann, einen dielektrischen Durchschlag zu verhindern. Somit kann der LDMOS auf FD-SOI im Vergleich zu einem Bulk-LDMOS höhere Durchschlagspannungen unterstützen. Das LDD-Segment trägt jedoch zu dem Durchlasswiderstand des LDMOS (On-Widerstand) bei, was bei Anwendungen, bei denen ein schnelles Einschalten des LDMOS erforderlich ist, ein Problem darstellen kann. Daher ist es sehr wünschenswert, einen LDMOS auf FD-SOI mit niedrigem Durchlasswiderstand vorzusehen.
  • Gemäß einer Erscheinungsform der Erfindung wird eine Halbleitervorrichtung vorgesehen, die Folgendes umfasst:
    • ein Substrat;
    • eine erste, auf dem Substrat angeordnete Halbleiterschicht;
    • eine auf der ersten Halbleiterschicht angeordnete, vergrabene Oxidschicht;
    • eine zweite, auf der vergrabenen Oxidschicht angeordnete Halbleiterschicht, wobei die zweite Halbleiterschicht einen ersten Gate-Bereich, einen Drain-Bereich und einen Source-Bereich umfasst und wobei der erste Gate-Bereich zwischen dem Source- und dem Drain-Bereich positioniert ist;
    • eine erste, zwischen dem Drain-Bereich an einem ersten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht angeordnete, flache Grabenisolierung, wobei die erste flache Grabenisolierung von der zweiten Halbleiterschicht bis zu der ersten Halbleiterschicht verlängert ist;
    • einen auf der ersten Halbleiterschicht, von der zweiten Halbleiterschicht entfernt und zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung angeordneten, zweiten Gate-Bereich; und
    • einen mit dem ersten Gate-Bereich und dem zweiten Gate-Bereich gekoppelten und zum Anlegen einer Gate-Spannung an den ersten Gate-Bereich und an den zweiten Gate-Bereich konfigurierten Gate-Knoten.
  • Zweckmäßigerweise ist das Anlegen der Gate-Spannung an den zweiten Gate-Bereich so konfiguriert, dass es eine Verringerung des Widerstands der Halbleitervorrichtung in einem Durchlasszustand bewirkt.
  • Zweckmäßigerweise umfasst der Drain-Bereich ein schwach dotiertes Segment und ein stark dotiertes Segment desselben Dotiermaterialtyps, wobei das stark dotierte Segment im Vergleich zu dem schwach dotierten Segment eine höhere Konzentration des Dotiermaterials aufweist.
  • Zweckmäßigerweise ist das schwach dotierte Segment des Drain-Bereichs zwischen dem ersten Gate-Bereich und dem stark dotierten Segment des Drain-Bereichs positioniert.
  • Zweckmäßigerweise weist die zweite Halbleiterschicht eine erste Seite auf, die mit der vergrabenen Oxidschicht in Kontakt ist, wobei der Gate-Knoten, ein Source-Knoten und ein Drain-Knoten jeweils mit dem ersten Gate-Bereich, dem Source-Bereich und dem Drain-Bereich auf einer der ersten Seite der zweiten Halbleiterschicht gegenüberliegenden, zweiten Seite der zweiten Halbleiterschicht gekoppelt sind.
  • Zweckmäßigerweise umfasst die Halbleitervorrichtung ferner Folgendes:
    • eine dritte, sich von der zweiten Halbleiterschicht zu der ersten Halbleiterschicht erstreckende und zwischen dem Source-Bereich an einem zweiten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht angeordnete, flache Grabenisolierung.
  • Zweckmäßigerweise ist die erste flache Grabenisolierung so konfiguriert, dass sie den Drain-Bereich von der ersten Halbleiterschicht isoliert, wobei die zweite flache Grabenisolierung von dem zweiten Gate-Bereich bis zu der ersten Halbleiterschicht verlängert ist und die dritte flache Grabenisolierung so konfiguriert ist, dass sie den Source-Bereich von der ersten Halbleiterschicht isoliert.
  • Zweckmäßigerweise handelt es sich bei der ersten Halbleiterschicht um eine dotierte Wanne in dem Substrat.
  • Zweckmäßigerweise ist das Anlegen der Gate-Spannung an den zweiten Gate-Bereich so konfiguriert, dass es eine Größenordnung eines Drain-zu-Source-Stroms in einem Durchlasszustand erhöht.
  • Zweckmäßigerweise weisen der Source-Bereich, der Drain-Bereich, der zweite Gate-Bereich und die erste Halbleiterschicht eine n-Dotierung auf, wobei der erste Gate-Bereich nicht dotiert ist.
  • Zweckmäßigerweise weisen der Source-Bereich, der Drain-Bereich, der zweite Gate-Bereich und die erste Halbleiterschicht eine p-Dotierung auf, wobei der erste Gate-Bereich nicht dotiert ist.
  • Gemäß einer Erscheinungsform umfasst ein Verfahren zum Erzeugen eines lateral diffundierten MOSFET Folgendes:
    • Anordnen einer ersten Halbleiterschicht auf einem ersten Substrat;
    • Anordnen einer vergrabenen Oxidschicht auf der ersten Halbleiterschicht;
    • Anordnen einer zweiten Halbleiterschicht auf der vergrabenen Oxidschicht;
    • Anordnen eines ersten Gate-Bereichs, eines Drain-Bereichs und eines Source-Bereichs in der zweiten Halbleiterschicht, wobei der erste Gate-Bereich zwischen dem Source- und dem Drain-Bereich positioniert wird;
    • Anordnen einer ersten flachen Grabenisolierung zwischen dem Drain-Bereich an einem ersten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht;
    • Ätzen eines Abschnitts der vergrabenen Oxidschicht neben der ersten flachen Grabenisolierung und entfernt von dem Drain-Bereich, um einen frei liegenden Bereich auf der ersten Halbleiterschicht zu erzeugen;
    • Anordnen eines zweiten Gate-Bereichs auf dem frei liegenden Bereich der ersten Halbleiterschicht zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung; und
    • Koppeln eines Gate-Knotens mit dem ersten Gate-Bereich und dem zweiten Gate-Bereich.
  • Zweckmäßigerweise ist der Gate-Knoten so konfiguriert, dass er eine Gate-Spannung an den ersten Gate-Bereich und den zweiten Gate-Bereich anlegt, wobei das Anlegen der Gate-Spannung an den zweiten Gate-Bereich so konfiguriert ist, dass eine Verringerung eines Widerstands des lateral diffundierten MOSFET in einem Durchlasszustand bewirkt wird.
  • Zweckmäßigerweise umfasst das Verfahren ferner Folgendes:
    • Verlängern der ersten flachen Grabenisolierung von der zweiten Halbleiterschicht bis zu der ersten Halbleiterschicht; und
    • Isolieren des Drain-Bereichs von der ersten Halbleiterschicht mittels der ersten flachen Grabenisolierung.
  • Zweckmäßigerweise umfasst der Drain-Bereich ein schwach dotiertes Segment und ein stark dotiertes Segment desselben Dotiermaterialtyps, wobei das stark dotierte Segment im Vergleich zu dem schwach dotierten Segment eine höhere Konzentration des Dotiermaterials aufweist.
  • Zweckmäßigerweise umfasst das Verfahren ferner Folgendes:
    • Anordnen des schwach dotierten Segments des Drain-Bereichs zwischen dem ersten Gate-Bereich und dem stark dotierten Segment des Drain-Bereichs.
  • Zweckmäßigerweise, umfasst das Anordnen der vergrabenen Oxidschicht und das Anordnen der zweiten Halbleiterschicht ferner Folgendes:
    • Züchten einer Oxidschicht auf einem zweiten Substrat;
    • Umdrehen und Verbinden des zweiten Substrats mit dem ersten Substrat durch Bonden, wobei die Oxidschicht nach dem Bonden mit der ersten Halbleiterschicht des ersten Substrats verbunden wird; und
    • Ausführen eines Ausschnitts durch eine Dicke des zweiten Substrats, um über der Oxidschicht eine weitere Halbleiterschicht zu erzeugen, wobei es sich bei der Oxidschicht um die vergrabene Oxidschicht und bei der verbleibenden Halbleiterschicht um die zweite Halbleiterschicht handelt.
  • Zweckmäßigerweise umfasst das Verfahren ferner Folgendes:
    • Anordnen einer dritten flachen Grabenisolierung zwischen dem Source-Bereich an einem zweiten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht;
    • Verlängern der dritten flachen Grabenisolierung von der zweiten Halbleiterschicht zu der ersten Halbleiterschicht; und
    • Isolieren des Source-Bereichs von der ersten Halbleiterschicht mittels der dritten flachen Grabenisolierung.
  • Zweckmäßigerweise umfasst das Verfahren ferner Folgendes:
    • Verlängern der zweiten flachen Grabenisolierung von dem zweiten Gate-Bereich zu der ersten Halbleiterschicht.
  • Gemäß einer Erscheinungsform wird ein Verfahren zum Betreiben eines lateral diffundierten n-MOSFET vorgesehen, wobei der lateral diffundierte n-MOSFET einen ersten Gate-Bereich, einen zweiten Gate-Bereich, einen Source-Bereich und einen Drain-Bereich umfasst, wobei das Verfahren Folgendes umfasst:
    • Anlegen einer positiven Gate-Spannung, die größer ist als eine vorbestimmte Schwellenspannung, an den ersten Gate-Bereich und an den zweiten Gate-Bereich;
    • Generieren einer Inversionsschicht in dem ersten Gate-Bereich auf der Grundlage der an dem ersten Gate-Bereich anliegenden Gate-Spannung;
    • Generieren einer Sperrvorspannung auf der Grundlage der an dem zweiten Gate-Bereich anliegenden Gate-Spannung; und
    • Generieren eines Stromflusses von dem Drain-Bereich zu dem Source-Bereich, wobei der Stromfluss wenigstens auf der Grundlage der Inversionsschicht und der Sperrvorspannung generiert wird.
  • Figurenliste
  • Bestimmte Merkmale der beanspruchten Technologie sind in den beigefügten Ansprüchen dargelegt. Zum Zwecke der Erläuterung sind jedoch mehrere Ausführungsbeispiele der beanspruchten Technologie in den folgenden Figuren dargelegt.
    • 1 veranschaulicht ein Beispiel für einen LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung.
    • 2 veranschaulicht ein Beispiel für einen LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung.
    • 3 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens und Konzepts zum Erzeugen eines LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgend dargelegte Beschreibung ist als Beschreibung verschiedener Konfigurationen der beanspruchten Technologie vorgesehen, und sie soll nicht die einzigen Konfigurationen verkörpern, in denen die beanspruchte Technologie in der Praxis ausgeführt werden kann. Die beigefügten Zeichnungen sind in das vorliegende Dokument aufgenommen und bilden einen Bestandteil der ausführlichen Beschreibung. Die ausführliche Beschreibung enthält spezifische Details, die dem Zweck dienen sollen, ein besseres Verständnis der beanspruchten Technologie zu ermöglichen. Die beanspruchte Technologie ist jedoch nicht auf die in diesem Dokument dargelegten, spezifischen Details beschränkt und kann ohne eines oder mehrere der spezifischen Details ausgeführt werden. In einigen Fällen sind Strukturen und Komponenten in der Form eines Blockdiagramms gezeigt, um zu verhindern, dass die Konzepte der beanspruchten Technologie unverständlich werden.
  • Bei einer oder mehreren Erscheinungsformen der beanspruchten Technologie werden Systeme und Konfigurationen zum Vorsehen eines LDMOS auf FD-SOI beschrieben. FD-SOI kann für Hochleistungsprozessoren verwendet werden, weil es Elektronik mit extrem niedriger Leistungsaufnahme und drastisch verringerter Verlustleistung vorsehen kann. Ein Kanal eines LDMOS auf FD-SOI kann sehr dünn sein und braucht somit möglicherweise nicht dotiert zu werden. Die Verwendung eines nicht dotierten Kanals kann zufällige Schwankungen in der LDMOS-Spannung minimieren. Zusätzlich gibt es bei einem LDMOS auf FD-SOI keinen Floating-Body-Effekt, und folglich ist es einfacher, Kurzkanaleffekte zu kontrollieren. Zusätzlich kann ein LDMOS auf FD-SOI, verglichen mit einem Bulk-LDMOS, geringere Abmessungen für denselben Spannungspegel beanspruchen.
  • Bei einer oder mehreren Erscheinungsformen der beanspruchten Technologie wird ein LDMOS auf FD-SOI mit verringertem Widerstand in dem Durchlasszustand beschrieben. Ein Drain-Bereich des LDMOS auf FD-SOI kann ein schwach dotiertes Segment umfassen. Das schwach dotierte Drain-Segment (LDD-Segment) kann helfen, einen dielektrischen Durchschlag an dem Gate zu verhindern und die Drain-zu-Source-Spannung erhöhen, was der LDMOS aushalten kann. Jedoch kann das LDD-Segment zu dem Durchlasswiderstand des LDMOS beitragen. Der höhere Durchlasswiderstand kann ein Problem darstellen, wenn ein schnelles Einschalten des LDMOS erforderlich ist. Um den Durchlasswiderstand zu verringern oder analog den Drain-zu-Source-Strom in dem Durchlasszustand zu erhöhen, kann die Gate-Spannung gleichzeitig an zwei Stellen der LDMOS-Schaltung angelegt werden. Als erstes wird die Gate-Spannung an den Kanal angelegt, um in dem Kanal eine Inversionsschicht zu erzeugen. Als zweites kann die Gate-Spannung an eine Halbleiterwanne hinter der vergrabenen Oxidschicht angelegt werden, um eine Sperrvorspannung zu erzeugen und somit den Drain-zu-Source-Strom zu erhöhen. Durch das Erhöhen des Drain-zu-Source-Stroms in dem Durchlasszustand des LDMOS kann der Widerstand zwischen Drain und Source in dem Durchlasszustand in der Tat um bis zu 30 % verringert werden. Zusätzlich kann das Anlegen der Gate-Spannung an die Halbleiterwanne hinter der vergrabenen Oxidschicht unter Umständen keine Auswirkung auf die Leistung des LDMOS in dem Sperrzustand haben.
  • Ein LDMOS auf FD-SOI mit verringertem Durchlasswiderstand kann während einer Ausfallanalyse und bei Messungen der Vorrichtungskennzahlen erkannt werden. Da ein Entfernen von SOI in bestimmten Bereichen durchgeführt werden kann, ohne dass Prozessschritte hinzugefügt werden müssten, erfordert das Anschließen der Gate-Spannung an die Halbleiterwanne weder eine zusätzliche Maske noch einen zusätzlichen Prozessschritt. Zusätzlich erfolgt die Ausbildung des LDD-Segments ähnlich dem Prozess, der die Schwellenspannung eines MOSFET anpasst, und erfordert somit keinen zusätzlichen Prozessschritt.
  • 1 veranschaulicht ein Beispiel für einen LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung. Der LDMOS 100 umfasst das Substrat 102 und die erste Halbleiterschicht 104, wobei die erste Halbleiterschicht 104 auf dem Substrat 102 angeordnet ist. Bei einigen Beispielen handelt es sich bei der ersten Halbleiterschicht 104 um eine n-Diffusionsschicht, wie beispielsweise eine N-Wanne. Der LDMOS 100 umfasst die vergrabene Oxidschicht 106 (BOX-Schicht), die auf der ersten Halbleiterschicht 104 angeordnet ist, und die zweite Halbleiterschicht 108, die über der vergrabenen Oxidschicht 106 angeordnet ist. Bei einigen Beispielen wird die zweite Halbleiterschicht 108 mittels eines Prozesses erzeugt, der mit dem Züchten einer Oxidschicht über einem zusätzlichen Substrat beginnt. Dann kann das zusätzliche Substrat umgedreht und durch Bonden mit dem Substrat 102 verbunden werden. Das Substrat 102 umfasst, wie beschrieben, die Halbleiterschicht 104. Somit kann sich die gezüchtete Oxidschicht nach dem Verbinden durch Bonden mit der Halbleiterschicht 104 verbinden. Durch eine Dicke des zusätzlichen Substrats wird ein Ausschnitt ausgeführt, um über der gezüchteten Oxidschicht eine verbleibende Halbleiterschicht des zusätzlichen Substrats zu erzeugen. Bei einigen Ausführungsbeispielen handelt es sich bei der verbleibenden Halbleiterschicht des zusätzlichen Substrats um die zweite Halbleiterschicht 108 und bei der gezüchteten Oxidschicht um die vergrabene Oxidschicht 106. Die zweite Halbleiterschicht 108 kann den ersten Gate-Bereich 110, den Drain-Bereich 112 und den Source-Bereich 114 umfassen. Der erste Gate-Bereich 110 kann zwischen dem Source-Bereich 114 und dem Drain-Bereich 112 positioniert sein und eine Länge von 100 nm bis 400 nm aufweisen.
  • Der LDMOS 100 umfasst ferner die erste flache Grabenisolierung 116, die zwischen dem Drain-Bereich 112 und der ersten Halbleiterschicht 104 angeordnet sein kann. Die erste flache Grabenisolierung 116 kann zwischen dem ersten Ende 134 der zweiten Halbleiterschicht 108 und der ersten Halbleiterschicht 104 positioniert sein. Die erste flache Grabenisolierung 116 kann sich von der zweiten Halbleiterschicht 108 bis zu der ersten Halbleiterschicht 104 erstrecken. Außerdem kann der zweite Gate-Bereich 120 auf der ersten Halbleiterschicht 104 entfernt von der zweiten Halbleiterschicht 108 und zwischen der ersten flachen Grabenisolierung 116 und der zweiten flachen Grabenisolierung 118 angeordnet sein. Die zweite flache Grabenisolierung 118 kann sich von dem zweiten Gate-Bereich 120 bis zu der ersten Halbleiterschicht 104 erstrecken. Zusätzlich kann der Gate-Knoten 130 mit dem ersten Gate-Bereich 110 und dem zweiten Gate-Bereich 120 gekoppelt sein. Der Gate-Knoten 130 kann eine gleiche Gate-Spannung an den ersten Gate-Bereich 110 und an den zweiten Gate-Bereich 120 anlegen, sodass die Gate-Spannung auch an die erste Halbleiterschicht 104 angelegt werden kann. Das Anlegen der Gate-Spannung über den zweiten Gate-Bereich 120 an die erste Halbleiterschicht 104 während eines Durchlasszustands des LDMOS 100 kann eine Sperrvorspannung des ersten Gate-Bereichs 110 erzeugen. Bei einigen Beispielen beträgt die Gate-Spannung zwischen 0,6 Volt und 1,8 Volt.
  • Der LDMOS 100 umfasst ferner die dritte flache Grabenisolierung 122, die zwischen dem Source-Bereich 114 und der ersten Halbleiterschicht 104 angeordnet sein kann. Die dritte flache Grabenisolierung 122 kann zwischen dem zweiten Ende 136 der zweiten Halbleiterschicht 108 und der ersten Halbleiterschicht 104 (N-Wanne) positioniert sein. Die dritte flache Grabenisolierung 122 kann sich von der zweiten Halbleiterschicht 108 bis zu der ersten Halbleiterschicht 104 erstrecken, um den Source-Bereich 114 von der ersten Halbleiterschicht 104 zu isolieren.
  • Bei einigen Beispiel bestehen die erste flache Grabenisolierung 116, die zweite flache Grabenisolierung 118 und die dritte flache Grabenisolierung 122 aus dielektrischem Material, wie beispielsweise Siliziumoxid. Die flachen Grabenisolierungen 118 und 122 können einen Leckstrom zwischen angrenzenden Komponenten verhindern.
  • Bei einigen Ausführungsbeispielen ist die zweite Halbleiterschicht 108 einschließlich des ersten Gate-Bereichs 110 sehr dünn, zum Beispiel zwischen 20 nm und 35 nm. Der erste Gate-Bereich 110 ist nicht dotiert, und er ist hinsichtlich beweglicher Ladungen völlig verarmt. Bei einigen Beispielen ist die vergrabene Oxidschicht 106 ebenfalls sehr dünn, zum Beispiel zwischen 10 nm und 30 nm.
  • Bei einigen Ausführungsbeispielen kann die zweite Halbleiterschicht 108 als undotierte Schicht erzeugt werden. Dann werden in dem Drain-Bereich 112 und in dem Source-Bereich 114 n-Dotiermaterialien abgeschieden. Bei einigen Ausführungsbeispielen handelt es sich bei dem Source-Bereich 114 um einen stark dotierten n-Halbleiter (N+). Bei einigen Ausführungsbeispielen umfasst der Drain-Bereich 112 zwei angrenzende n-Segmente, das erste Drain-Segment 112A und das zweite Drain-Segment 112B. Das erste Drain-Segment 112A ist ein schwach dotiertes n-Segment, das als schwach dotierter Drain (Lightly Doped Drain, LDD) bezeichnet werden kann. Bei dem zweiten Drain-Segment 112B handelt es sich um N+, ein stark dotiertes n-Segment. Das erste Drain-Segment 112A ist mit dem ersten Gate-Bereich 110 in Kontakt. Das LDD-Segment ist zwischen dem zweiten Drain-Segment 112B und dem ersten Gate-Bereich 110 positioniert und kann verwendet werden, um einen Spannungsabfall von dem zweiten Drain-Segment 112B zu einer Kante des ersten Gate-Bereichs 110 vorzusehen. Der Spannungsabfall kann die elektrische Feldstärke in dem ersten Gate-Bereich 110 verringern. Durch Verringern der elektrischen Feldstärke in dem ersten Gate-Bereich 110 kann ein dielektrischer Durchschlag an dem Gate verhindert werden. Außerdem wird das zweite N+-Drain-Segment 112B zum Erzeugen eines Ohm'schen Kontakts mit einem Drain-Knoten (nicht gezeigt) verwendet. Außerdem kann der N+-Source-Bereich 114 zum Erzeugen eines Ohm'schen Kontakts mit einem Source-Knoten (nicht gezeigt) verwendet werden. Bei einigen Ausführungsbeispielen ist der zweite Gate-Bereich 120 auch ein N+-Bereich, um einen Ohm'schen Kontakt mit dem Gate-Knoten 130 zu erzeugen.
  • Bei einigen Beispielen weist das erste Drain-Segment 112A des Drain-Bereichs 112, das schwach dotiert ist, beim Einschalten des LDMOS 100 einen höheren Widerstand auf als das zweite Drain-Segment 112B, das stark dotiert ist. Daher kann das erste Drain-Segment 112A mehr zu dem Widerstand zwischen dem Drain-Bereich 112 und dem Source-Bereich 114 des LDMOS 100 beitragen als das zweite Drain-Segment 112B. Somit kann das schwach dotierte erste Drain-Segment 112A den Widerstand des LDMOS 100 in dem Durchlasszustand erhöhen.
  • Bei einigen Ausführungsbeispielen ist das Substrat 102 nicht dotiert, und bei der ersten Halbleiterschicht 104 handelt es sich um eine abgeschiedene N-Wanne. Bei einigen Beispielen handelt es sich bei dem Substrat 102 um ein schwach dotiertes p-Substrat und bei der ersten Halbleiterschicht 104 um eine N-Wanne in dem schwach dotierten p-Substrat.
  • Bei einigen Ausführungsbeispielen verringert sich bei Anlegen einer positiven Vorspannung an den zweiten Gate-Bereich 120 des LDMOS 100 eine positive Schwellenspannung des LDMOS 100. Das Verringern der Schwellenspannung kann bewirken, dass sich ein Strom zwischen dem Drain-Bereich 112 und dem Source-Bereich 114 erhöht. Bei einigen Beispielen kann beim Einschalten des LDMOS 100 eine Spannung von etwa 1,8 Volt an den Gate-Knoten angelegt sein, und der Source-Knoten kann geerdet sein.
  • Bei einigen Ausführungsbeispielen ist der Gate-Knoten 130 des LDMOS 100 über die Oxidschicht mit hoher Dielektrizitätskonstante 132, die Trinitridschicht 126 und die Polysiliziumschicht 124 mit dem ersten Gate-Bereich 110 gekoppelt. Bei einigen Ausführungsbeispielen überdeckt die Siliziumnitridschicht 128 mit niedriger Dielektrizitätskonstante die Kopplungsstelle. Bei einigen Beispielen handelt es sich bei einem Material des Gate-Knotens 130, der den ersten Gate-Bereich 110 mit dem zweiten Gate-Bereich 120 koppelt, um ein aus Wolfram oder Kobalt bestehendes Metall. Bei einigen Beispielen ist der LDMOS 100 in Durchlassrichtung vorgespannt, und zwischen dem ersten Gate-Bereich 110 und dem Source-Bereich 114 liegt eine Gate-Spannung an. Bei der Gate-Spannung handelt es sich um eine positive Spannung, die größer ist als die Schwellenspannung des LDMOS 100. Dann ist in dem ersten Gate-Bereich 110 eine Inversionsschicht ausgebildet, die bewirkt, dass ein Strom von dem Drain-Bereich 112 zu dem Source-Bereich 114 fließt. Wie beschrieben, kann das Anlegen der positiven Vorspannung an den zweiten Gate-Bereich 120 des LDMOS 100 als Sperrvorspannung wirken und somit den Strom von dem Drain-Bereich 112 zu dem Source-Bereich 114 erhöhen. Bei einigen Ausführungsbeispielen ist der LDMOS 100 in Sperrrichtung vorgespannt, und die Gate-Spannung des ersten Gate-Bereichs 110 ist null oder eine negative Spannung, die zwischen dem ersten Gate-Bereich 110 und dem Source-Bereich 114 anliegt. Bei einigen Beispielen wirkt sich das Anlegen der negativen Vorspannung an den zweiten Gate-Bereich 120 des LDMOS 100 nicht auf die Leistung des LDMOS 100 aus, wenn er in Sperrrichtung vorgespannt ist.
  • 2 veranschaulicht ein Beispiel für einen LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung. Der LDMOS 200 umfasst das Substrat 202 und die erste Halbleiterschicht 204, wobei die erste Halbleiterschicht 204 auf dem Substrat 202 angeordnet ist. Bei einigen Beispielen handelt es sich bei der ersten Halbleiterschicht 204 um eine p-Diffusionsschicht, wie beispielsweise eine P-Wanne. Der LDMOS 200 umfasst die vergrabene Oxidschicht 206 (BOX-Schicht), die auf der ersten Halbleiterschicht 204 angeordnet ist, und die zweite Halbleiterschicht 208, die über der vergrabenen Oxidschicht 206 angeordnet ist. Bei einigen Beispielen wird die Halbleiterschicht 208 mittels eines gleichen Prozesses, wie oben zum Erzeugen der zweiten Halbleiterschicht 108 beschrieben, über der vergrabenen Oxidschicht 206 angeordnet. Die zweite Halbleiterschicht 208 kann den ersten Gate-Bereich 210, den Drain-Bereich 212 und den Source-Bereich 214 umfassen. Der erste Gate-Bereich 210 kann zwischen dem Source-Bereich 214 und dem Drain-Bereich 212 positioniert sein.
  • Bei einigen Ausführungsbeispielen weist der LDMOS 200 eine gleiche Struktur auf wie der LDMOS 100. Zusätzlich handelt es sich bei dem LDMOS 200 bei dem Source-Bereich 214, dem Drain-Bereich 212 und dem zweiten Gate-Bereich 220 sowie bei der ersten Halbleiterschicht 204 um p-Halbleiter. Außerdem handelt es sich bei dem Source-Bereich 214, dem zweiten Gate-Bereich 220 und dem zweiten Drain-Segment 212B um stark dotierte p-Halbleiter (P+). Der LDMOS 200 wird im Hinblick auf das Verfahren 300 von 3 ausführlicher beschrieben.
  • Zusätzlich ist der Gate-Knoten 230 des LDMOS 200 über die Oxidschicht mit hoher Dielektrizitätskonstante 232, die Trinitridschicht 226 und die Polysiliziumschicht 224 mit dem ersten Gate-Bereich 210 gekoppelt. Bei einigen Ausführungsbeispielen überdeckt die Siliziumnitridschicht 228 mit niedriger Dielektrizitätskonstante die Kopplungsstelle. Bei einigen Beispielen handelt es sich bei einem Material des Gate-Knotens 230, der den ersten Gate-Bereich 210 mit dem zweiten Gate-Bereich 220 koppelt, um ein aus Wolfram oder Kobalt bestehendes Metall. Bei einigen Ausführungsbeispielen ist der LDMOS 200 in Durchlassrichtung vorgespannt, und zwischen dem ersten Gate-Bereich 210 und dem Source-Bereich 214 liegt eine Gate-Spannung an. Bei der Gate-Spannung handelt es sich um eine negative Spannung, die niedriger ist als eine negative Schwellenspannung des LDMOS 200. Dann wird in dem ersten Gate-Bereich 210 eine Inversionsschicht ausgebildet, die bewirkt, dass zwischen dem Source-Bereich 214 und dem Drain-Bereich 212 ein Strom fließt. Bei einigen Beispielen kann das Anlegen der negativen Vorspannung an den zweiten Gate-Bereich 220 des LDMOS 200 als Sperrvorspannung wirken und somit den Stromfluss von dem Source-Bereich 214 zu dem Drain-Bereich 212 erhöhen. Bei einigen Ausführungsbeispielen ist der LDMOS 200 in Sperrrichtung vorgespannt, und die Gate-Spannung des ersten Gate-Bereichs 210 ist null oder eine positive Spannung, die zwischen dem ersten Gate-Bereich 210 und dem Source-Bereich 214 anliegt. Bei einigen Beispielen wirkt sich das Anlegen der positiven Vorspannung an den zweiten Gate-Bereich 220 des LDMOS 200 nicht auf die Leistung des LDMOS 200 aus, wenn er in Sperrrichtung vorgespannt ist.
  • Bei einigen Ausführungsbeispielen und unter erneuter Bezugnahme auf 1 und 2 kann die P-Wanne bzw. die N-Wanne eine Konzentration des Dotiermaterials von etwa 1018 aufweisen, und die N+- bzw. die P+-Region kann eine Konzentration des Dotiermaterials zwischen 5×1019 und 5×1020 aufweisen. Das schwach dotierte erste Drain-Segment 212A bzw. 112A kann eine Konzentration von etwa 1018 aufweisen.
  • 3 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens und Konzepts zum Erzeugen eines LDMOS auf FD-SOI gemäß einigen Erscheinungsformen der Offenbarung. Insbesondere können einer oder mehrere der Schritte des in dem vorliegenden Dokument beschriebenen Verfahrens 300 ausgelassen werden, in einer anderen Reihenfolge durchgeführt werden und/oder mit anderen Verfahren für verschiedene Arten von in dem vorliegenden Dokument betrachteten Anwendungen kombiniert werden. Das Verfahren 300 kann zum Erzeugen des LDMOS 100 oder 200 von 1 bzw. 2 durchgeführt werden.
  • Wie in 3 gezeigt, wird in Schritt 302 eine erste Halbleiterschicht auf einem Substrat angeordnet. Zusätzlich wird eine vergrabene Oxidschicht auf der ersten Halbleiterschicht angeordnet. Unter Bezugnahme auf 1 kann eine erste Halbleiterschicht 104 (N-Wanne) auf dem Substrat 102 angeordnet, zum Beispiel erzeugt, werden, und die vergrabene Oxidschicht 106 kann über der ersten Halbleiterschicht 104 angeordnet werden. Unter Bezugnahme auf 2 kann die erste Halbleiterschicht 204 (P-Wanne) auf dem Substrat 202 angeordnet werden, und die vergrabene Oxidschicht 206 kann über der ersten Halbleiterschicht 204 angeordnet werden. Bei einigen Ausführungsbeispielen handelt es sich bei der ersten Halbleiterschicht 104 bzw. 204 jeweils um eine diffundierte Schicht. Bei einigen Beispielen handelt es sich bei der vergrabenen Oxidschicht 106 bzw. 206 jeweils um eine sehr dünne Oxidschicht zwischen 10 nm und 30 nm.
  • In Schritt 304 wird auf der vergrabenen Oxidschicht eine zweite Halbleiterschicht angeordnet. Zusätzlich werden in der zweiten Halbleiterschicht ein erster Gate-Bereich, ein Drain-Bereich und ein Source-Bereich erzeugt. Bei einigen Ausführungsbeispielen wird, wie in 1 gezeigt, eine zweite Halbleiterschicht 108 auf der vergrabenen Oxidschicht 106 angeordnet. Dann werden in der zweiten Halbleiterschicht 108 der Source-Bereich 114, der erste Gate-Bereich 110 und der Drain-Bereich 112 erzeugt. Bei einigen Beispielen ist der erste Gate-Bereich 110 nicht dotiert, der Source-Bereich 114 ist N+-dotiert und der n-dotierte Drain-Bereich 112 umfasst das erste Drain-Segment 112A, das schwach dotiert ist, und das zweite Drain-Segment 112B, das N+-dotiert ist. Bei einigen Ausführungsbeispielen wird, wie in 2 gezeigt, eine zweite Halbleiterschicht 208 auf der vergrabenen Oxidschicht 206 angeordnet. Dann werden in der zweiten Halbleiterschicht 208 der Source-Bereich 214, der erste Gate-Bereich 210 und der Drain-Bereich 212 erzeugt. Bei einigen Beispielen ist der erste Gate-Bereich 210 nicht dotiert, der Source-Bereich 214 ist P+-dotiert und der p-dotierte Drain-Bereich 212 umfasst das erste Drain-Segment 212A, das schwach dotiert ist, und das zweite Drain-Segment 212B, das P+-dotiert ist. Bei einigen Ausführungsbeispielen und unter Bezugnahme auf 1 und 2 wird die zweite Halbleiterschicht 108 bzw. 208 bei ihrer Erzeugung nicht dotiert. Die Dotiermaterialien in dem Source- und dem Drain-Bereich werden dann abgeschieden und getempert. Bei einigen Beispielen werden das zweite Drain-Segment 112B bzw. 212B und der Source-Bereich 114 bzw. 214 erhaben ausgeführt.
  • Wie beschrieben, kann die vergrabene Oxidschicht 106 bzw. 206 auf dem zusätzlichen Substrat erzeugt und dann umgedreht und auf dem Substrat 102 bzw. 202 angeordnet werden. Zusätzlich kann die zweite Halbleiterschicht 108 bzw. 208 in einem gleichen Prozess wie dem, der die vergrabene Oxidschicht 106 bzw. 206 erzeugt, angeordnet werden. Bei einigen Ausführungsbeispielen werden der Source-, der Gate- und der Drain-Bereich der zweiten Halbleiterschicht 108 bzw. 208 mittels Ionenimplantation erzeugt. Der Source-, der Gate- und der Drain-Bereich werden in dem zusätzlichen Substrat erzeugt, bevor das zusätzliche Substrat umgedreht und mit dem Substrat 102 bzw. 202 durch Bonden verbunden wird.
  • In Schritt 306 wird zwischen dem Drain-Bereich der zweiten Halbleiterschicht und der ersten Halbleiterschicht eine erste flache Grabenisolierung angeordnet. Bei einigen Ausführungsbeispielen wird, wie in 1 gezeigt, die erste flache Grabenisolierung 116 an dem ersten Ende 134 der zweiten Halbleiterschicht 108 angeordnet. Die erste flache Grabenisolierung 116 wird zwischen dem Drain-Bereich 112 der zweiten Halbleiterschicht 108 und der ersten Halbleiterschicht 104 angeordnet. Die erste flache Grabenisolierung 116 wird von dem Drain-Bereich 112 bis zu der ersten Halbleiterschicht 104 verlängert. Bei einigen Ausführungsbeispielen wird, wie in 2 gezeigt, die erste flache Grabenisolierung 216 an dem ersten Ende 234 der zweiten Halbleiterschicht 208 angeordnet. Die erste flache Grabenisolierung 216 wird zwischen dem Drain-Bereich 212 der zweiten Halbleiterschicht 208 und der ersten Halbleiterschicht 204 angeordnet. Die erste flache Grabenisolierung 216 wird von dem Drain-Bereich 212 bis zu der ersten Halbleiterschicht 204 verlängert. Bei einigen Beispielen und unter Bezugnahme auf 1 und 2 besteht die flache Grabenisolierung 116 bzw. 216 aus Siliziumdioxid und weist eine Tiefe von 100 nm bis 200 nm auf. Bei einigen Ausführungsbeispielen wird die vergrabene Oxidschicht 106 bzw. 206 jeweils über die zweite Halbleiterschicht 108 bzw. 208 hinaus verlängert. Somit wird die vergrabene Oxidschicht 106 bzw. 206 geätzt, und dann wird die flache Grabenisolierung 116 bzw. 216 erzeugt, um den Drain-Bereich 112 bzw. 212 von der ersten Halbleiterschicht 104 (N-Wanne) bzw. 204 (P-Wanne) zu isolieren. Bei einigen Ausführungsbeispielen wird die flache Grabenisolierung 122 bzw. 222 auf ähnliche Weise an dem zweiten Ende 136 bzw. 236 der zweiten Halbleiterschicht 108 bzw. 208 erzeugt. Die flache Grabenisolierung 122 bzw. 222 kann den Source-Bereich 114 bzw. 214 von der ersten Halbleiterschicht 104 (N-Wanne) bzw. 204 (P-Wanne) isolieren. Zusätzlich isoliert die flache Grabenisolierung 122 bzw. 222 auch den LDMOS 100 bzw. den LDMOS 200 von anderen LDMOS-Vorrichtungen auf dem Substrat 102 bzw. 202.
  • In Schritt 308 wird ein Abschnitt der vergrabenen Oxidschicht neben der ersten flachen Grabenisolierung geätzt, um auf der ersten Halbleiterschicht einen frei liegenden Bereich zu erzeugen. Wie oben erörtert, und unter Bezugnahme auf 1 und 2 wird die vergrabene Oxidschicht 106 bzw. 206 jeweils über die zweite Halbleiterschicht 108 bzw. 208 hinaus verlängert. Somit kann die vergrabenen Oxidschicht 106 bzw. 206 geätzt werden, um die flache Grabenisolierung 116 bzw. 216 zu erzeugen. Die vergrabene Oxidschicht 106 bzw. 206 kann ferner über die flache Grabenisolierung 116 bzw. 216 hinaus geätzt werden, um auf der ersten Halbleiterschicht 104 bzw. 204 den frei liegenden zweiten Gate-Bereich 120 bzw. 220 zu erzeugen.
  • In Schritt 310 wird auf dem frei liegenden Bereich zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung ein zweiter Gate-Bereich angeordnet. Unter Bezugnahme auf 1 und 2 wird der zweite Gate-Bereich 120 bzw. 220 auf dem frei liegenden Bereich der ersten Halbleiterschicht 104 bzw. 204 erzeugt. Der zweite Gate-Bereich 120 bzw. 220 ist N+- bzw. P+-dotiert. Bei einigen Ausführungsbeispielen wird die flache Grabenisolierung 118 bzw. 218 auf ähnliche Weise neben dem zweiten Gate-Bereich 120 bzw. 220 erzeugt. Zusätzlich isoliert die flache Grabenisolierung 118 bzw. 218 den LDMOS 100 bzw. den LDMOS 200 von anderen LDMOS-Vorrichtungen in dem Substrat 102 bzw. 202.
  • In Schritt 312 wird ein Gate-Knoten mit dem ersten und dem zweiten Gate-Bereich gekoppelt. Wie in 1 gezeigt, kann der Gate-Knoten 130 mit dem ersten Gate-Bereich 110 und dem zweiten Gate-Bereich 120 gekoppelt werden. Wie erörtert, kann der Gate-Knoten 130 über einen Ohm'sehen Kontakt mit dem zweiten Gate-Bereich 120 gekoppelt werden, sodass in einem Durchlasszustand des LDMOS 100 eine positive Gate-Spannung an die erste Halbleiterschicht 104 angelegt werden kann. Die positive Gate-Spannung kann in dem Durchlasszustand eine Sperrvorspannung für den ersten Gate-Bereich 110 erzeugen, wenn der Gate-Knoten im Verhältnis zu dem Source-Bereich 114 positiv vorgespannt ist. Die Sperrvorspannung kann einen Stromfluss von dem Drain-Bereich 112 zu dem Source-Bereich 114 erhöhen, wenn der LDMOS 100 in Durchlassrichtung vorgespannt ist. Entsprechend kann die Sperrvorspannung einen Widerstand zwischen dem Drain-Bereich und dem Source-Bereich verringern.
  • Auf ähnliche Weise kann der Gate-Knoten 230, wie in 2 gezeigt, mit dem ersten Gate-Bereich 210 und dem zweiten Gate-Bereich 220 gekoppelt werden. Der Gate-Knoten 230 kann über einen Ohm'schen Kontakt mit dem zweiten Gate-Bereich 220 gekoppelt werden, sodass in einem Durchlasszustand des LDMOS 200 eine negative Gate-Spannung an die erste Halbleiterschicht 204 angelegt werden kann. Die negative Gate-Spannung kann eine Sperrvorspannung für den Gate-Bereich 210 in dem Durchlasszustand erzeugen, wenn der Gate-Knoten im Verhältnis zu dem Source-Bereich 214 negativ vorgespannt ist. Die Sperrvorspannung kann einen Stromfluss von dem Source-Bereich 214 zu dem Drain-Bereich 212 erhöhen, wenn der LDMOS 200 in Durchlassrichtung vorgespannt ist. Entsprechend kann die Sperrvorspannung einen Widerstand zwischen dem Drain-Bereich und dem Source-Bereich verringern. Bei einigen Beispielen wird durch das Verbinden des Gate-Knotens mit dem zweiten Gate-Bereich ein Widerstand zwischen dem Drain- und dem Source-Bereich um 30 % verringert.
  • Die prädikativen Formulierungen „so konfiguriert, dass“, „dahingehend betriebsfähig, dass“ und „so programmiert, dass“ implizieren keine besondere materielle oder immaterielle Änderung eines Gegenstands, sondern sollen vielmehr miteinander austauschbar verwendet werden. Zum Beispiel kann die Aussage, dass ein Prozessor so konfiguriert ist, dass er eine Operation oder eine Komponente überwacht und steuert, auch bedeuten, dass der Prozessor so programmiert ist, dass er die Operation überwacht und steuert, oder dass der Prozessor dahingehend betriebsfähig ist, dass er die Operation überwacht und steuert. Analog kann die Aussage, dass ein Prozessor so konfiguriert ist, dass er Code ausführt, so ausgelegt werden, dass ein Prozessor so programmiert ist, dass er Code ausführt, oder dass er dahingehend betriebsfähig ist, dass er Code ausführt.

Claims (10)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; eine erste, auf dem Substrat angeordnete Halbleiterschicht; eine auf der ersten Halbleiterschicht angeordnete, vergrabene Oxidschicht; eine zweite, auf der vergrabenen Oxidschicht angeordnete Halbleiterschicht, wobei die zweite Halbleiterschicht einen ersten Gate-Bereich, einen Drain-Bereich und einen Source-Bereich umfasst und wobei der erste Gate-Bereich zwischen dem Source- und dem Drain-Bereich positioniert ist; eine erste, zwischen dem Drain-Bereich an einem ersten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht angeordnete, flache Grabenisolierung, wobei die erste flache Grabenisolierung von der zweiten Halbleiterschicht bis zu der ersten Halbleiterschicht verlängert ist; einen auf der ersten Halbleiterschicht, von der zweiten Halbleiterschicht entfernt und zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung angeordneten, zweiten Gate-Bereich; und einen mit dem ersten Gate-Bereich und dem zweiten Gate-Bereich gekoppelten und zum Anlegen einer Gate-Spannung an den ersten Gate-Bereich und an den zweiten Gate-Bereich konfigurierten Gate-Knoten.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Anlegen der Gate-Spannung an den zweiten Gate-Bereich so konfiguriert ist, dass es eine Verringerung des Widerstands der Halbleitervorrichtung in einem Durchlasszustand bewirkt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Drain-Bereich ein schwach dotiertes Segment und ein stark dotiertes Segment desselben Dotiermaterialtyps umfasst, wobei das stark dotierte Segment im Vergleich zu dem schwach dotierten Segment eine höhere Konzentration des Dotiermaterials aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei das schwach dotierte Segment des Drain-Bereichs zwischen dem ersten Gate-Bereich und dem stark dotierten Segment des Drain-Bereichs positioniert ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Halbleiterschicht eine erste Seite aufweist, die mit der vergrabenen Oxidschicht in Kontakt ist, wobei der Gate-Knoten, ein Source-Knoten und ein Drain-Knoten jeweils mit dem ersten Gate-Bereich, dem Source-Bereich und dem Drain-Bereich auf einer der ersten Seite der zweiten Halbleiterschicht gegenüberliegenden, zweiten Seite der zweiten Halbleiterschicht gekoppelt sind.
  6. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: eine dritte, sich von der zweiten Halbleiterschicht zu der ersten Halbleiterschicht erstreckende und zwischen dem Source-Bereich an einem zweiten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht angeordnete, flache Grabenisolierung.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die erste flache Grabenisolierung so konfiguriert ist, dass sie den Drain-Bereich von der ersten Halbleiterschicht isoliert, und wobei die zweite flache Grabenisolierung von dem zweiten Gate-Bereich bis zu der ersten Halbleiterschicht verlängert ist und die dritte flache Grabenisolierung so konfiguriert ist, dass sie den Source-Bereich von der ersten Halbleiterschicht isoliert.
  8. Halbleitervorrichtung nach Anspruch 1, wobei es sich bei der ersten Halbleiterschicht um eine dotierte Wanne in dem Substrat handelt.
  9. Verfahren zum Erzeugen eines lateral diffundierten MOSFET, das Folgendes umfasst: Anordnen einer ersten Halbleiterschicht auf einem ersten Substrat; Anordnen einer vergrabenen Oxidschicht auf der ersten Halbleiterschicht; Anordnen einer zweiten Halbleiterschicht auf der vergrabenen Oxidschicht; Anordnen eines ersten Gate-Bereichs, eines Drain-Bereichs und eines Source-Bereichs in der zweiten Halbleiterschicht, wobei der erste Gate-Bereich zwischen dem Source- und dem Drain-Bereich positioniert wird; Anordnen einer ersten flachen Grabenisolierung zwischen dem Drain-Bereich an einem ersten Ende der zweiten Halbleiterschicht und der ersten Halbleiterschicht; Ätzen eines Abschnitts der vergrabenen Oxidschicht neben der ersten flachen Grabenisolierung und entfernt von dem Drain-Bereich, um einen frei liegenden Bereich auf der ersten Halbleiterschicht zu erzeugen; Anordnen eines zweiten Gate-Bereichs auf dem frei liegenden Bereich der ersten Halbleiterschicht zwischen der ersten flachen Grabenisolierung und einer zweiten flachen Grabenisolierung; und Koppeln eines Gate-Knotens mit dem ersten Gate-Bereich und dem zweiten Gate-Bereich.
  10. Verfahren zum Betreiben eines lateral diffundierten n-MOSFET, wobei der lateral diffundierte n-MOSFET einen ersten Gate-Bereich, einen zweiten Gate-Bereich, einen Source-Bereich und einen Drain-Bereich umfasst, wobei das Verfahren Folgendes umfasst: Anlegen einer positiven Gate-Spannung, die größer ist als eine vorbestimmte Schwellenspannung, an den ersten Gate-Bereich und an den zweiten Gate-Bereich; Generieren einer Inversionsschicht in dem ersten Gate-Bereich auf der Grundlage der an dem ersten Gate-Bereich anliegenden Gate-Spannung; Generieren einer Sperrvorspannung auf der Grundlage der an dem zweiten Gate-Bereich anliegenden Gate-Spannung; und Generieren eines Stromflusses von dem Drain-Bereich zu dem Source-Bereich, wobei der Stromfluss wenigstens auf der Grundlage der Inversionsschicht und der Sperrvorspannung generiert wird.
DE102019000758.1A 2018-02-02 2019-02-01 Lateral diffundierter mosfet auf völlig verarmtem soi mit niedrigemdurchlasswiderstand Pending DE102019000758A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/887,932 US10312365B1 (en) 2018-02-02 2018-02-02 Laterally diffused MOSFET on fully depleted SOI having low on-resistance
US15/887,932 2018-02-02

Publications (1)

Publication Number Publication Date
DE102019000758A1 true DE102019000758A1 (de) 2019-08-08

Family

ID=66673413

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019000758.1A Pending DE102019000758A1 (de) 2018-02-02 2019-02-01 Lateral diffundierter mosfet auf völlig verarmtem soi mit niedrigemdurchlasswiderstand

Country Status (3)

Country Link
US (2) US10312365B1 (de)
CN (1) CN110137257B (de)
DE (1) DE102019000758A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127860B2 (en) * 2019-09-12 2021-09-21 Globalfoundries U.S. Inc. Extended-drain field-effect transistors including a floating gate
CN112750911B (zh) * 2021-02-03 2022-06-17 南京邮电大学 一种三向电场可控的ldmos及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
JP2006140447A (ja) * 2004-10-14 2006-06-01 Renesas Technology Corp 半導体装置およびその製造方法
US7169654B2 (en) * 2004-11-15 2007-01-30 Freescale Semiconductor, Inc. Method of forming a semiconductor device
US8159008B2 (en) * 2009-09-18 2012-04-17 International Business Machines Corporation Method of fabricating a trench-generated transistor structure
CN103050525B (zh) * 2011-10-12 2015-06-17 中国科学院微电子研究所 Mosfet及其制造方法
US8709890B2 (en) * 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
CN103594517A (zh) * 2013-10-24 2014-02-19 中国科学院上海微系统与信息技术研究所 一种多栅soi-ldmos器件结构
CN104201193A (zh) * 2014-09-28 2014-12-10 中国科学院上海微系统与信息技术研究所 一种双栅soi器件结构及其制作方法
US9923527B2 (en) * 2016-05-06 2018-03-20 Globalfoundries Inc. Method, apparatus and system for back gate biasing for FD-SOI devices
US9865607B1 (en) * 2016-06-27 2018-01-09 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of making a fully depleted semiconductor-on-insulator programmable cell and structure thereof
US9893157B1 (en) * 2017-01-09 2018-02-13 Globalfoundries Inc. Structures with contact trenches and isolation trenches

Also Published As

Publication number Publication date
US10312365B1 (en) 2019-06-04
US20190245082A1 (en) 2019-08-08
CN110137257B (zh) 2022-04-22
CN110137257A (zh) 2019-08-16

Similar Documents

Publication Publication Date Title
DE102013110180B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102008038552B4 (de) Vertikaldiode unter Verwendung von Silizium, ausgebildet durch selektives epitaxiales Aufwachsen
DE60033271T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-pmos-bauelement mit drain-ausdehnungszone
DE102009010174B9 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102008058837B4 (de) Halbleitereinrichtungen und Verfahren zu deren Herstellung
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE112017000949B4 (de) Verfahren zum herstellen einer verbindungshalbleitervorrichtung undverbindungshalbleitervorrichtung
DE102012004085B4 (de) MOSFET-Vorrichtung mit dickem Grabenbodenoxid
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE102013113286B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015120272A1 (de) Halbleiterbauelement mit Ladungskompensationsregion unter dem Gate-Graben
DE102014113087B4 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102011108151A1 (de) Trench - superjunction - mosfet mit dünnem epi - prozess
DE102016104189A1 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102014114832B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE102013112012A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015105679B4 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE10243158A1 (de) Halbleitervorrichtung mit einer Kapazität
DE60037559T2 (de) Herstellungsverfahren für ein Halbleiter-Bauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication