DE60037559T2 - Herstellungsverfahren für ein Halbleiter-Bauelement - Google Patents

Herstellungsverfahren für ein Halbleiter-Bauelement Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem MOS-Transistor (Metalloxid-Halbleiter-Transistor) mit einer hohen Stehspannung.
  • Insbesondere bezieht sich die Erfindung auf ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem MOS-Transistor mit hoher Stehspannung mit einer Struktur mit versetztem Drain/versetztem Source mit in Wannen mit niedriger Störstellenkonzentration einem Source-Bereich und einem Drain-Bereich mit niedrigerer Störstellenkonzentration, dadurch gekennzeichnet, dass, indem veranlasst wird, dass eine Konzentration von Störstellen in der parasitären Kanalstoppschicht, die unter einem Feldisolationsfilm ausgebildet ist, der in Kontakt mit dem Kanalbereich in einer parallelen Richtung zu einer Richtung der Ausbildung des Source-Bereichs und des Drain-Bereichs des MOS-Transistors ausgebildet ist, in der Konzentration allmählich mit der Annäherung an den Kanalbereich abnimmt, ein hohes elektrisches Feld, das in einem Betriebszustand zwischen einem Kanal und einem parasitären Kanalstopper erzeugt wird, vermindert wird und dass Änderungen einer Schwellenspannung Vth, eines Ein-Widerstandes Ron und anderer Charakteristiken verhindert werden.
  • 2. Beschreibung des Standes der Technik
  • Zusammen mit der Vergrößerung der Größe von Anzeigen von Personalcomputern und Fernsehgeräten für die Heimverwendung hat sich der Markt für Anzeigen schnell ausgedehnt. Im gegenwärtigen Gebiet von Anzeigen konzentriert sich auch, obwohl CRTs mit einer hohen Auflösung, einer hohen Leuchtdichte, einem breiten Betrachtungswinkel, einem hohen Kontrast und einer anderen überlegenen Betrachtungsfähigkeit am weitesten verbreitet sind, die Aufmerksamkeit auf die Vergrößerung des Raums, den sie belegen, zusammen mit ihrer zukünftigen Vergrößerung. Zusätzlich zu Flüssigkristallanzeigen und Projektoranzeigen wurden Plasmaanzeigen einer neuen Art unter Verwendung von Plasma- und anderen Flachfeldanzeigen, die dünner gemacht werden können, als Anzeigen der nächsten Generation zum Einnehmen der Stelle von CRTs betrachtet. Angesichts dieser Situation war auf dem Gebiet von Halbleitervorrichtungen auch ein Prozess mit hoher Stehspannung, der eine Treiber-IC mit einer hohen Stehspannung mit mehreren hundert Volt zum Steuern von Plasma bilden kann, erforderlich.
  • Zum Erleichtern des Verständnisses der Erfindung werden ein herkömmlicher NMOS-Transistor mit hoher Stehspannung und ein PMOS-Transistor mit hoher Stehspannung mit Bezug auf die Zeichnungen erläutert.
  • 1 ist eine Draufsicht auf einen herkömmlichen NMOS-Transistor mit hoher Stehspannung von einer Oberseite des Substrats betrachtet, 2A ist eine Querschnittsansicht entlang X-X' von 1 und 2B ist eine Querschnittsansicht entlang Y-Y' von 1. 3 ist auch eine Draufsicht auf den herkömmlichen PMOS-Transistor mit hoher Stehspannung von einer Oberseite des Substrats betrachtet, 4A ist eine Querschnittsansicht entlang X-X' von 3 und 4B ist eine Querschnittsansicht entlang Y-Y' von 3. In den Draufsichten von 1 und 3 stellt eine gestrichelte Linie einen mit einer durchgezogenen Linie überlappten Teil dar.
  • Diese MOS-Transistoren mit hoher Stehspannung werden LDMOS-Transistoren vom LOD/S-Typ (Typ mit LOCOS-Versatz-Drain/Source-Typ) genannt. Nachstehend wird der in 1, 2A und 2B gezeigte NMOS-Transistor in der Struktur als Beispiel erläutert. Eine mit Störstellen vom p-Typ dotierte vergrabene Schicht (PBL) 3 ist in einem vorbestimmten Bereich eines Silicium-Halbleitersubstrats vom p-Typ ausgebildet, auf dem eine epitaktische Schicht 5 vom n-Typ ausgebildet ist und eine p-Wanne 8 und n-Wannen 9 in einem Oberflächenteil ausgebildet sind.
  • Auf der p-Wanne 8 eines durch einen Feldisolationsfilm, d. h. LOCOS-Oxidfilm 10, getrennten Bereichs, ist auch eine Gate-Elektrode 14 mit Seitenwandschutzschichten 17 an Seitenwandteilen über einen Gate-Oxidfilm 12 ausgebildet. Auf der Gate-Elektrode 14, wie in 2B gezeigt, ist ein Gate-Elektrodenstecker 14a ausgebildet. In der Oberfläche der n-Wannen 9, die durch die p- Wanne 8 voneinander getrennt sind, sind ein Source-Bereich 18n vom n-Typ und ein Drain-Bereich 19n vom n-Typ ausgebildet. Diese sind mit einer Source-Elektrode 20 bzw. einer Drain-Elektrode 21 verbunden.
  • Wie in 2B gezeigt, ist eine Oberfläche der p-Wanne 8 direkt unter der polykristallinen Silicium-Gate-Elektrode 14 zu einem n-Kanal-Bildungsbereich 22 gemacht. Wenn eine Spannung zur Gate-Elektrode 14 geliefert wird, wird ein n-Kanalbereich 22 auf der Oberfläche der p-Wanne 8 gebildet. An Teilen der p-Wanne 8, die mit dem LOCOS-Oxidfilm 10 in Kontakt stehen, werden auch parasitäre n-Kanalstoppschichten 11, die Störstellen vom p-Typ enthalten, gebildet, so dass dieser n-Kanalbildungsbereich 22 zwischen sie sandwichartig eingefügt wird. Auf Grund dessen wird die Stehspannung erhöht.
  • Wie in 2A und 2B gezeigt, sind im obigen Transistor ferner Siliciumoxidfilme 15, 16, die die Oberseite bedecken, ausgebildet.
  • Der in 3 und 4A und 4B gezeigte PMOS-Transistor weist eine ähnliche Struktur auf. Eine n-Wanne 9 ist auf einer vergrabenen Schicht 4 vom n-Typ ausgebildet, die auf dem Substrat 1 ausgebildet ist. In der Oberfläche der p-Wanne 8, die von der n-Wanne 9 getrennt ist, sind auch ein Source-Bereich 18p vom p-Typ und ein Drain-Bereich 19p vom p-Typ ausgebildet. Eine Oberfläche der n-Wanne 9 direkt unter der polykristallinen Silicium-Gate-Elektrode 14 ist zu einem p-Kanal-Bildungsbereich 23 gemacht. An Teilen der n-Wanne 9, die mit dem LOCOS-Oxidfilm 10 in Kontakt stehen, sind auch parasitäre p-Kanalstoppschichten 13, die Störstellen vom n-Typ enthalten, ausgebildet, so dass der p-Kanal-Bildungsbereich 23 zwischen sie sandwichartig eingefügt ist. Auf Grund dessen ist die Stehspannung erhöht.
  • Diese NMOS- und PMOS-Transistoren mit hoher Stehspannung werden LDMOS-Transistoren vom LOD/S-Typ (LOCOS-Versatz-Drain/Source-Typ) genannt. In diesen MOS-Transistoren sind für den Zweck des Sicherstellens einer hohen BVds (Übergangsstehspannung zwischen Source und Drain), beispielsweise im Fall von NMOS, wie in 2A gezeigt, der Source-Bereich 18 vom n-Typ und der Drain-Bereich 19 vom n-Typ von der p-Wanne 8 durch den LOCOS-Oxidfilm 10 entfernt ausgebildet.
  • In diesem MOS-Transistor erstreckt sich, wenn eine Sperrvorspannung zwischen dem Source und dem Drain geliefert wird, eine Verarmungsschicht von einem Übergang der p-Wanne 8 mit niedriger Störstellenkonzentration und der n-Wanne 9 zur n-Wanne 9. Die Stehspannung wird unter Verwendung der Ausdehnung der Verarmungsschicht zur n-Wanne 9 zum Vermindern des elektrischen Feldes sichergestellt.
  • Außerdem ist in diesem Transistor die Stehspannung unter Verwendung eines RESURF-Verfahrens (Verfahren mit verringertem Oberflächenfeld), d. h. Vermindern des elektrischen Feldes an der Oberfläche der n-Wanne 9 unter Verwendung einer Ausdehnung einer Verarmungsschicht am Übergang des Silicium-Halbleitersubstrats 1 vom p-Typ mit niedriger Störstellenkonzentration und der epitaktischen Schicht 5 vom n-Typ mit niedriger Störstellenkonzentration in der Oberflächenrichtung erhöht.
  • Im Gegensatz zu allgemeinen LDMOS-Transistoren vom LOD-Typ ist es auch, da diese MOS-Transistoren rechts und links vom Gate, d. h. in der Richtung des Source und des Drain, eine symmetrische Struktur besitzen, möglich, eine hohe Stehspannung nicht nur zwischen einem Rückseitengate, das im Allgemeinen mit einer Referenzspannung verbunden ist, und dem Drain und zwischen dem Gate und dem Drain oder anderen Drain-Seiten, sondern auch zwischen einem Rückseitengate und dem Source und zwischen dem Gate und dem Source oder anderen Source-Seiten zu erhalten.
  • Wenn jedoch der in 2 gezeigte NMOS-Transistor sich in einem Ein-Zustand, d. h. in dem Zustand, in dem die Source-Elektrode 20 und die Drain-Elektrode 21 irgendeine Spannung aufweisen, befindet, wird eine positive Spannung an der polykristallinen Silicium-Gate-Elektrode 14 geliefert, der n-Kanal 22 wird ausgebildet, wie in 2B gezeigt, und ein elektrischer Strom fließt zwischen dem Source und dem Drain, wenn die Spannung der Source-Elektrode 20 (oder der Drain-Elektrode) zu einer hohen Spannung wird, ein hohes elektrisches Feld wird am Übergang des n-Kanals 22 und der parasitären n-Kanalstoppschicht 11 (Teile mit Pfeilen gezeigt) gebildet und ein Übergangsdurchbruch wird manchmal verursacht.
  • Ferner leidet er unter dem Nachteil, dass Ladungsträger, die durch diesen Durchbruchsprung in den Gate-Oxidfilm 12 auf Grund der an der polykristalli nen Silicium-Gate-Elektrode 14 gelieferten positiven Spannung erzeugt werden und die Schwellenspannung Vth geändert wird.
  • Auch in dem PMOS-Transistor, wie in 4B gezeigt, wird, wenn die Spannung der Source-Elektrode 20 zu einer hohen Spannung wird, auch ein hohes elektrisches Feld am Übergang des p-Kanals 23 und der parasitären p-Kanalstoppschicht 13 (Teile mit Pfeilen gezeigt) erzeugt und ein Durchbruch wird in derselben Weise induziert. Dann leidet er unter dem Nachteil, dass dadurch erzeugte Ladungsträger die Schwellenspannung Vth ändern.
  • Wenn solche Änderungen der Charakteristiken induziert werden, beispielsweise wenn ein analoger Schalter, der aus NMOS- und PMOS-Transistoren mit hoher Stehspannung besteht, wie in 5 gezeigt, gebildet wird, kann ein Eingangssignal nicht mehr genau zu einer Ausgangsschaltung übertragen werden. Dies beeinflusst die Charakteristiken der IC erheblich. Daher war es im Stand der Technik erforderlich, die Spannung des Eingangssignals, die für den Zweck der Verhinderung der Schwankung der Änderung von Vth verwendet werden kann, einzuschränken. Für ein Beispiel eines Kanalstoppers siehe US-A-5357137 oder US-A-5396096 .
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem MOS-Transistor mit hoher Stehspannung mit einer Struktur mit versetztem Drain/versetztem Source in einer hohen Ausbeute zu schaffen, wobei das zwischen dem Kanal und dem parasitären Kanalstopper in einem Betriebszustand erzeugte hohe elektrische Feld vermindert wird und Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron oder anderer Charakteristiken verhindert werden.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung zum Ausbilden eines PMOS-Transistors und eines NMOS-Transistors auf einem gleichen Substrat geschaffen, wobei das Verfahren die Schritte umfasst: Einführen von Störstellen eines ersten Leitfähigkeitstyps in den NMOS-Transistor-Bildungsbereich und Einführen von Störstellen eines zweiten Leitfähigkeitstyps in den PMOS-Transistor-Bildungsbereich; Ausbilden einer epitaktischen Schicht vom zweiten Leitfähigkeitstyp auf dem Substrat; Ausbilden eines ersten Wannenbereichs vom ersten Leitfähigkeitstyp in der epitaktischen Schicht des NMOS-Transistor-Bildungsbereichs und Ausbilden eines zweiten und eines dritten Wannenbereichs vom ersten Leitfähigkeitstyp in der epitaktischen Schicht des PMOS-Transistor-Bildungsbereichs; Ausbilden eines vierten und eines fünften Wannenbereichs vom zweiten Leitfähigkeitstyp an beiden Kanten des ersten Wannenbereichs und Ausbilden eines sechsten Wannenbereichs vom zweiten Leitfähigkeitstyp zwischen dem zweiten Wannenbereich und dem dritten Wannenbereich; Ausbilden einer ersten Kanalstoppschicht durch Einführen von Störstellen vom zweiten Leitfähigkeitstyp in die epitaktische Schicht außer in einer Richtung, die dem zweiten Wannenbereich und/oder dem dritten Wannenbereich und dem sechsten Wannenbereich zugewandt ist; Ausbilden einer zweiten Kanalstoppschicht durch Einführen von Störstellen vom zweiten Leitfähigkeitstyp in die erste Kanalstoppschicht in einer Position, die weiter vom zweiten Wannenbereich und/oder vom dritten Wannenbereich liegt; Ausbilden eines LOCOS-Oxidfilms zwischen dem ersten Wannenbereich und dem vierten Wannenbereich, zwischen dem ersten Wannenbereich und dem fünften Wannenbereich, zwischen dem zweiten Wannenbereich und dem sechsten Wannenbereich und zwischen dem dritten Wannenbereich und dem sechsten Wannenbereich; Ausbilden eines Gate-Isolationsfilms auf dem ersten Wannenbereich und auf dem sechsten Wannenbereich; nach dem Ausbilden des LOCOS-Oxidfilms Ausbilden einer dritten Kanalstoppschicht durch Einführen von Störstellen vom ersten Leitfähigkeitstyp in die epitaktische Schicht außer in einer Richtung, die dem vierten Wannenbereich und/oder dem fünften Wannenbereich und dem ersten Wannenbereich zugewandt ist; Ausbilden einer vierten Kanalstoppschicht durch Einführen von Störstellen vom ersten Leitfähigkeitstyp in die dritte Kanalstoppschicht in einer Position, die weiter vom vierten Wannenbereich und/oder vom fünften Wannenbereich liegt; Ausbilden eines Source-Bereichs und eines Drain-Bereichs vom ersten Leitfähigkeitstyp durch weiteres Einführen von Störstellen vom ersten Leitfähigkeitstyp in den zweiten und den dritten Wannenbereich und Ausbilden eines Source-Bereichs und Drain-Bereichs vom zweiten Leitfähigkeitstyp durch weiteres Einführen von Störstellen vom zweiten Leitfähigkeitstyp in den vierten und den fünften Wannenbereich; Ausbilden von Elektroden, die mit den Source-Bereichen bzw. Drain-Bereichen verbunden sind; und Ausbilden von Gate-Elektroden jeweils auf den Gate-Isolationsfilmen.
  • Auf Grund dessen ist es möglich, in einer hohen Ausbeute eine Halbleitervorrichtung einfach herzustellen, die das hohe elektrische Feld vermindert, das zwischen dem Kanal und dem parasitären Kanalstopper in einem Betriebszustand erzeugt wird, und die Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron und anderer Charakteristiken verhindert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Diese und weitere Aufgaben und Merkmale der Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen klarer, die mit Bezug auf die begleitenden Zeichnungen gegeben werden, in denen:
  • 1 eine Draufsicht auf einen NMOS-Transistor mit hoher Stehspannung des Standes der Technik ist;
  • 2A eine Querschnittsansicht von 1 entlang X-X ist;
  • 2B eine Querschnittsansicht von 1 entlang Y-Y' ist;
  • 3 eine Draufsicht auf einen PMOS-Transistor mit hoher Stehspannung des Standes der Technik ist;
  • 4A eine Querschnittsansicht von 3 entlang X-X' ist;
  • 4B eine Querschnittsansicht von 3 entlang Y-Y' ist;
  • 5 ein Schaltplan eines analogen Schalters ist, der durch MOS-Transistoren mit hoher Stehspannung des Standes der Technik konfiguriert ist;
  • 6 eine Draufsicht auf einen NMOS-Transistor mit hoher Stehspannung der ersten Ausführungsform der Erfindung ist;
  • 7A eine Querschnittsansicht von 6 entlang X-X' ist;
  • 7B eine Querschnittsansicht von 6 entlang Y-Y' ist;
  • 8 eine Draufsicht auf einen PMOS-Transistor mit hoher Stehspannung der ersten Ausführungsform der Erfindung ist;
  • 9A eine Querschnittsansicht von 8 entlang X-X' ist;
  • 9B eine Querschnittsansicht von 8 entlang Y-Y ist;
  • 10 ein Schaltplan eines analogen Schalters unter Verwendung der Halbleitervorrichtung der Erfindung ist; und
  • 11A bis 11F Querschnittsansichten eines Hauptherstellungsschritts des Verfahrens zur Herstellung einer Halbleitervorrichtung der zweiten Ausführungsform der Erfindung ist.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Nachstehend werden bevorzugte Ausführungsformen der Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Es ist zu beachten, dass die folgende Beschreibung von nur einigen Ausführungsformen der Erfindung durchgeführt wird und dass die Art von Substrat, die Art von Störstellen, die Struktur von Schichten der Halbleitervorrichtung usw. innerhalb eines Bereichs innerhalb der Grundlage der Erfindung frei geändert werden können.
  • Erste Ausführungsform
  • 6 ist eine Draufsicht auf einen NMOS-Transistor mit hoher Stehspannung der Ausführungsform von einer Oberseite des Substrats aus betrachtet, 7A ist eine Querschnittsansicht entlang X-X von 6 und 7B ist eine Querschnittsansicht entlang Y-Y' von 6 8 ist auch eine Draufsicht auf den PMOS-Transistor mit hoher Stehspannung der Ausführungsform von einer Oberseite des Substrats aus betrachtet, 9A ist eine Querschnittsansicht entlang X-X' von 8 und 9B ist eine Querschnittsansicht entlang Y-Y' von 8. In den Draufsichten von 6 und 8 stellt eine gestrichelte Linie einen mit einer durchgezogenen Linie überlappten Teil dar.
  • Diese MOS-Transistoren mit hoher Stehspannung werden LDMOS-Transistoren vom LOD/S-Typ (Typ mit LOCOS-Versatz-Drain/Source-Typ) genannt.
  • Der in 7A und 7B gezeigte NMOS-Transistor besitzt beispielsweise eine Struktur wie folgt. Eine vergrabene Schicht, die mit Störstellen vom p-Typ dotiert ist (PBL), 33 ist in einem vorbestimmten Bereich eines Silicium-Halbleitersubstrats 31 vom p-Typ ausgebildet, eine epitaktische Schicht 35 vom n-Typ ist auf ihnen ausgebildet und eine p-Wanne 38 und eine n-Wanne 39 sind in einem Oberflächenteil ausgebildet. In diesem Fall wird die p-Wanne 38 zu einem aktiven Bereich und die n-Wanne 39 wird zu einem Versatz-Source-Bereich und einem Versatz-Drain-Bereich.
  • Auf der p-Wanne 38 eines Bereichs, der durch einen Feldisolationsfilm, d. h. einen LOCOS-Oxidfilm 40, getrennt ist, ist auch eine Gate-Elektrode 44 über einen Gate-Oxidfilm 42 ausgebildet. Wie in der Querschnittsansicht von 7A gezeigt, sind ein Source-Bereich 48n vom n-Typ bzw. ein Drain-Bereich 49n vom n-Typ auf der Oberfläche der n-Wanne 39 des Versatz-Source-Bereichs oder Versatz-Drain-Bereichs ausgebildet.
  • Die parasitären n-Kanalstoppschichten 41a, 41b sind am Übergang der p-Wanne 38 und LOCOS 40 ausgebildet, um einen n-Kanal-Bildungsbereich 52 direkt unter der polykristallinen Silicium-Gate-Elektrode 44 zwischen ihnen sandwichartig einzufügen. Die parasitären n-Kanalstoppschichten 41a, 41b enthalten Störstellen vom p-Typ. Die Konzentration der Störstellen vom p-Typ wird an den parasitären n-Kanalstoppschichten 41a bei Annäherung an den n-Kanal-Bildungsbereich 52 kleiner.
  • Wie in 7A und 7B gezeigt, sind ferner Siliciumoxidfilme 45, 46, die die Oberseite bedecken, in dem obigen Transistor ausgebildet.
  • Wie in 7B gezeigt, ist auf der p-Wanne 38 auch eine Rückseitengate-Elektrode 54 über die parasitäre n-Kanalstoppschicht 41b ausgebildet. In einem Teil eines Rückseitengate-Kontakts 54a ist ein Bereich mit geringem spezifischen Widerstand (Rückseitengate-Steckerbereich), in den Störstellen vom p-Typ diffundiert sind, ausgebildet.
  • Andererseits weist der in 9A und 9B gezeigte PMOS-Transistor eine ähnliche Struktur auf. Parasitäre p-Kanalstoppschichten 43a, 43b sind direkt unter dem LOCOS-Oxidfilm 40 an der Kante der polykristallinen Silicium-Gate-Elektrode 44 ausgebildet, um den p-Kanal-Bildungsbereich 53 zwischen sie sandwichartig einzufügen. Die parasitären p-Kanalstoppschichten 43a, 43b enthalten Störstellen vom n-Typ. Die Konzentration der Störstellen vom n-Typ wird an der parasitären p-Kanalstoppschicht 43a bei Annäherung an den p-Kanal-Bildungsbereich 53 kleiner.
  • Die Halbleitervorrichtung der Ausführungsform ist ein MOS-Transistor mit hoher Stehspannung mit einer so genannten Versatz-Drain/Versatz-Source-Struktur, wobei die parasitären Kanalstoppschichten 41a, 41b oder 43a, 43b so ausgebildet sind, dass sie einen Konzentrationsgradienten aufweisen, wobei ihre Störstellenkonzentrationen mit der Annäherung an die Kanalbildungsbereiche 52, 53 abnehmen. Auf Grund dessen ist es möglich, ein hohes elektrisches Feld, das zwischen dem Kanal und der parasitären Kanalstoppschicht in einem Betriebszustand erzeugt wird, zu vermindern.
  • Daher ist es gemäß der Halbleitervorrichtung der Ausführungsform möglich, Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron und anderer Charakteristiken zuverlässig zu verhindern.
  • Die Halbleitervorrichtung der Ausführungsform verwirklicht auch eine höhere Stehspannung unter Verwendung des RESURF-Verfahrens in derselben Weise wie der herkömmliche Transistor.
  • Da die Halbleitervorrichtung der Ausführungsform im Gegensatz zu den allgemeinen LDMOS-Transistoren vom LOD-Typ rechts und links vom Gate, d. h. in der Richtung des Source und des Drain, eine symmetrische Struktur aufweist, ist es ferner möglich, die Stehspannung nicht nur zwischen einem Rückseitengate und dem Drain und zwischen dem Gate und dem Drain oder anderen Drain-Seiten, sondern auch zwischen dem Rückseitengate und dem Source und zwischen dem Gate und dem Source oder anderen Source-Seiten zu erhöhen.
  • Die Halbleitervorrichtung der Ausführungsform ist von Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron oder anderer Charakteristi ken frei, wenn beispielsweise ein analoger Schalter, wie in 10 gezeigt, ausgebildet wird. Daher wird es möglich gemacht, ein Eingangssignal ohne Einschränkung der Spannung eines Eingangs- oder Ausgangssignals genau zu einer Ausgangsschaltung zu übertragen.
  • Zweite Ausführungsform
  • Die zweite Ausführungsform zeigt ein Verfahren zur Herstellung einer Halbleitervorrichtung der Erfindung. Nachstehend wird die zweite Ausführungsform mit Bezug auf 11A bis 11F erläutert.
  • Zuerst wird ein Siliciumoxidfilm 32 mit einer Dicke von etwa 60 bis 100 nm auf einem Silicium-Halbleitersubstrat 31 vom p-Typ durch Dampfoxidation bei etwa 900 bis 1000°C ausgebildet. Als nächstes werden eine existierende Photolithographietechnologie und Ionenimplantationstechnologie zusammen mit einer nicht gezeigten Resistmaske für die Ionenimplantation von Bor mit einer Dosis von etwa 1 × 1013 bis 1 × 1014/cm2 für den Zweck des Ausbildens einer vergrabenen Schicht 33 vom p-Typ in einem Elementisolationsbereich und aktiven Bereich des NMOS-Transistors verwendet.
  • Als nächstes wird die Resistmaske entfernt und die existierende Photolithographietechnologie und Ionenimplantationstechnologie werden wieder zusammen mit einer nicht gezeigten Resistmaske für die Ionenimplantation von Phosphor mit einer Dosis von etwa 5 × 1012 bis 5 × 1013/cm2 verwendet, um eine vergrabene Schicht 34 vom n-Typ im aktiven Bereich des PMOS-Transistors auszubilden.
  • Ferner wird die Resistmaske entfernt, dann wird eine Wärmebehandlung bei etwa 1100 bis 1200°C durchgeführt, um die vergrabene Schicht 33 vom p-Typ und vergrabene Schicht 34 vom n-Typ auszubilden. Wie vorstehend erläutert, wird die in 11A gezeigte Struktur erhalten.
  • Als nächstes wird eine existierende Epitaxiebildungstechnologie verwendet, um eine epitaktische Schicht 35 vom n-Typ mit einem spezifischen Widerstand von etwa 5 bis 10 Ω·cm auszubilden. Die Dicke der epitaktischen Schicht 35 vom n-Typ wird gemäß der gewünschten Stehspannung festgelegt, wird jedoch im Allgemeinen unter Verwendung von etwa 10 μm pro 100 V als Standard berechnet.
  • Als nächstes wird ein Siliciumoxidfilm 36 von 60 bis 100 nm auf der Oberfläche der epitaktischen Schicht 35 vom n-Typ durch Dampfoxidation bei etwa 900 bis 1000°C ausgebildet. Wie vorstehend beschrieben, wird die in 11B gezeigte Struktur erhalten.
  • Als nächstes werden eine existierende Photolithographietechnologie und Ionenimplantationstechnologie zusammen mit einer nicht gezeigten Resistmaske zur Ionenimplantation von Bor von etwa 1 × 1013 bis 1 × 1014/cm2 für den Zweck des Ausbildens der p-Wanne 38 im Elementisolationsbereich, im aktiven Bereich des NMOS-Transistors und im Versatz-Drain/Versatz-Source-Bildungsbereich des PMOS-Transistors verwendet.
  • Die Resistmaske wird entfernt, dann werden eine existierende Photolithographietechnologie und Ionenimplantationstechnologie wieder zusammen mit einer nicht gezeigten Resistmaske für die Ionenimplantation von Phosphor von etwa 5 × 1012 bis 1 × 1013/cm2 für den Zweck des Ausbildens der n-Wanne 39 in dem Versatz-Drain/Versatz-Source-Bildungsbereich des NMOS-Transistors und im aktiven Bereich des PMOS-Transistors verwendet.
  • Als nächstes wird die Resistmaske entfernt, dann wird ein Siliciumnitridfilm (Si3N4-Film) 37 mit einer Dicke von etwa 80 bis 100 nm durch Niederdruck-CVD (chemische Gasphasenabscheidung) ausgebildet. Ferner werden die p-Wanne 38 und die n-Wanne 39 durch Wärmebehandlung bei etwa 1100 bis 1200°C ausgebildet.
  • Als nächstes werden für den Zweck des Ausbildens des aktiven Bereichs eine Photolithographietechnologie und RIE (reaktives Ionenätzen) oder eine andere existierende Ätztechnologie zum Ätzen verwendet, um den Si3N4-Film 37, der den aktiven Bereich bedeckt, zu belassen. Dadurch wird die in 11C gezeigte Struktur erhalten.
  • Ferner werden eine Photolithographietechnologie und Ionenimplantationstechnologie für die Ionenimplantation von Phosphor mit einer Dosis von etwa 1 × 1012 bis 1 × 1013/cm2 in einem Bildungsbereich der parasitären p-Kanalstopp schicht (Bereich, der den parasitären p-Kanalstoppschichten 43a, 43b von 8 und 9B entspricht) des PMOS-Transistors verwendet.
  • Als nächstes werden eine Photolithographietechnologie und Ionenimplantationstechnologie zusammen mit einer nicht gezeigten Resistmaske für die Innenimplantation von Phosphor mit einer Dosis von etwa 1 × 1013 bis 1 × 1014/cm2 in eine Teil des parasitären p-Kanalstopper-Bildungsbereichs des PMOS-Transistors abgesehen von einem Teil nahe dem p-Kanal-Bildungsbereich 53 (Bereich, der der parasitären p-Kanalstoppschicht 43b von 9B entspricht) verwendet.
  • Ferner wird die Resistmaske entfernt, dann wird eine Dampfoxidation bei etwa 950 bis 1000°C durchgeführt, um einen LOCOS-Oxidationsfilm 40 mit einer Dicke von etwa 500 bis 700 nm auszubilden.
  • Obwohl in 11D nicht gezeigt, wird eine parasitäre p-Kanalstoppschicht mit einem Konzentrationsgradienten gleichzeitig ausgebildet. Diese parasitäre p-Kanalstoppschicht, wie in 8 und 9B gezeigt (siehe die parasitären p-Kanalstoppschichten 43a, 43b), wird an den zwei Kanten des Kanalbildungsbereichs in der Richtung einer Gatebreite direkt unter dem LOCOS-Oxidfilm 40 ausgebildet.
  • In dieser Weise wird es, indem das Störstellenprofil der parasitären p-Kanalstoppschicht in der Konzentration mit der Annäherung an den p-Kanal-Bildungsbereich 53 geringer gemacht wird, möglich gemacht, das hohe elektrische Feld, das zwischen dem p-Kanal 53 und den parasitären p-Kanalstoppschichten 43a, 43b erzeugt wird, zu vermindern und die Änderungen der Schwellenspannung Vth des Ein-Widerstandes Ron oder anderer Charakteristiken zu verhindern.
  • Als nächstes wird der Siliciumnitridfilm 37 mit heißer Phosphorsäure entfernt und der Siliciumoxidfilm 36 an der Oberfläche der epitaktischen Schicht 35 vom n-Typ wird unter Verwendung einer Fluorwasserstoffsäure-Lösung (HF-Lösung) entfernt.
  • Als nächstes wird der Gate-Oxidfilm 42 von etwa 100 bis 200 nm durch Dampfoxidation bei etwa 950 bis 1000°C ausgebildet (siehe 11D).
  • Ferner werden eine Photolithographietechnologie und Ionenimplantationstechnologie zusammen mit einer nicht gezeigten Resistmaske für die Ionenimplantation von Bor von etwa 5 × 1012 bis 5 × 1013/cm2 im Bildungsbereich der parasitären n-Kanalstoppschichten 41a, 41b im Elementisolationsbereich und im NMOS-Transistor verwendet. Durch Ionenimplantation von Bor nach dem Ausbilden des LOCOS-Oxidfilms in dieser Weise ist es möglich, die Verringerung der Konzentration der Störstellen in der n-Kanalstoppschicht 41a, 41b an der Oberfläche des Substrats zu verhindern.
  • Als nächstes werden eine Photolithographietechnologie und Ionenimplantationstechnologie für die Ionenimplantation von Bor von etwa 5 × 1013 bis 5 × 1014/cm2 im Bildungsbereich der parasitären n-Kanalstoppschicht 41b (Bereich, der vom n-Kanal-Bildungsbereich 52 in der parasitären n-Kanalstoppschicht weg liegt) im Elementisolationsbereich und im NMOS-Transistor verwendet.
  • Als nächstes wird der CVD-Prozess verwendet, um einen polykristallinen Siliciumfilm vom n+-Typ, der Störstellen vom n-Typ enthält, von etwa 400 nm abzuscheiden. Als nächstes werden die Photolithographietechnologie und RIE oder eine andere existierende Ätztechnologie zum Ätzen verwendet, um das n+-polykristalline Silicium nur auf dem Gate-Bildungsbereich des MOS-Transistors zu belassen, um die polykristalline Silicium-Gate-Elektrode 44 (siehe 11E) auszubilden. Ferner werden die Photolithographietechnologie und existierende Ätztechnologie verwendet, um den Gate-Oxidfilm 42 auf dem Source/Drain-Bildungsbereich zu entfernen. Ferner wird ein nicht gezeigter Oxidfilm von etwa 10 bis 20 nm (entsprechend dem Siliciumoxidfilm 45 in 7 und 9) durch Dampfoxidation bei etwa 800 bis 900°C ausgebildet.
  • Als nächstes werden die existierende Photolithographietechnologie und Ionenimplantationstechnologie zusammen mit einer nicht gezeigten Resistmaske zur Ionenimplantation von Bor von etwa 1 × 1015 bis 1 × 1016/cm2 im p+-Source/Drain-Bildungsbereich des PMOS-Transistors und einem Rückseitengate-Steckerbereich des NMOS-Transistors verwendet.
  • Ferner wird die Resistmaske entfernt, dann werden die Photolithographietechnologie und Ionenimplantationstechnologie für die Ionenimplantation von As von etwa 1 × 1015 bis 1 × 1016/cm2 im Source/Drain-Bereich des NMOS-Transistors und einem Rückseitengate-Steckerbereich des PMOS-Transistors verwendet.
  • Als nächstes wird die Resistmaske entfernt, dann wird ein Siliciumoxidfilm 46 mit einer Dicke von etwa 600 nm durch den CVD-Prozess ausgebildet und eine Wärmebehandlung wird bei etwa 850 bis 950°C durchgeführt. Auf Grund dessen diffundieren die ionenimplantierten Störstellen und der Source-Bereich 48p vom p-Typ und der Drain-Bereich 49p vom p-Typ des PMOS-Transistors, der nicht gezeigte Rückseitengate-Steckerbereich des NMOS-Transistors und der Source-Bereich 48n vom n-Typ und der Drain-Bereich 49n vom n-Typ des NMOS-Transistors und der nicht gezeigte Rückseitengate-Steckerbereich des PMOS-Transistors werden ausgebildet.
  • Zur gleichen Zeit wie dies werden die parasitären n-Kanalstoppschichten 41a, 41b des NMOS-Transistors ausgebildet. In derselben Weise wie die vorstehend beschriebene parasitäre p-Kanalstoppschicht wird das Störstellenprofil der parasitären n-Kanalstoppschichten 41a, 41b in der Konzentration mit der Annäherung an den n-Kanal-Bildungsbereich 52 geringer gemacht, so dass es möglich gemacht wird, ein hohes elektrisches Feld, das zwischen dem n-Kanal 52 und den parasitären n-Kanalstoppschichten 41a, 41b erzeugt wird, zu vermindern und die Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron oder anderer Charakteristiken zu verhindern.
  • Als nächstes werden die Photolithographietechnologie und RIE oder eine andere existierende Ätztechnologie zusammen mit einer nicht gezeigten Resistmaske verwendet, um Elektrodenfenster in den Bereichen zum Ausbilden der Source-Elektrode 50, der Drain-Elektrode 51, des Gate-Elektrodensteckers 44a usw. in dem Siliciumoxidfilm 46 zu öffnen. Nachdem eine Metallelektrode, die A1 oder Ti/TiON/Ti/Al-Si oder ein anderes Sperrmetall enthält, in den Elektrodenfenstern dampfabgeschieden ist, wird sie durch die Photolithographietechnologie und RIE-Technologie strukturiert, dann werden die Source-Elektrode 50, die Drain-Elektrode 51, der Gate-Elektrodenstecker 44a und die Rückseitengate-Elektrode (nicht gezeigt) im NMOS und PMOS ausgebildet.
  • Wie vorstehend beschrieben, ist es möglich, eine Halbleitervorrichtung, die in 11F gezeigt ist, herzustellen.
  • Gemäß der Ausführungsform ist es möglich, in einer hohen Ausbeute einen CMOS-Transistor mit einer Struktur mit einem Konzentrationsgradienten herzuerstellen, wobei die Störstellenkonzentration in der parasitären Kanalstoppschicht mit der Annäherung an den Kanal abnimmt.
  • Wie vorstehend erläutert, ist es gemäß der Halbleitervorrichtung der Erfindung, indem der Struktur ein Konzentrationsgradient verliehen wird, wobei die Störstellenkonzentration in der parasitären Kanalstoppschicht mit der Annäherung an den Kanalbereich abnimmt, möglich, das hohe elektrische Feld, das zwischen dem Kanal und dem parasitären Kanalstopper in einem Betriebszustand erzeugt wird, zu vermindern und Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron oder anderer Charakteristiken zu verhindern.
  • Wenn ein analoger Schalter, der durch NMOS- und PMOS-Transistoren mit hoher Stehspannung konfiguriert ist, unter Verwendung der Struktur der Erfindung ausgebildet wird, wird es auch, da keine Änderungen der Schwellenspannung Vth, des Ein-Widerstandes Ron oder anderer Charakteristiken bestehen, möglich gemacht, ein Eingangssignal ohne Einschränkung einer Spannung des Eingangssignals genau zu einer Ausgangsschaltung zu übertragen.
  • Ferner ist es gemäß dem Verfahren zur Herstellung einer Halbleitervorrichtung der Erfindung möglich, eine Halbleitervorrichtung der Erfindung in einer hohen Ausbeute herzustellen.

Claims (1)

  1. Verfahren zum Erzeugen einer Halbleitervorrichtung, um auf demselben Substrat (31) einen PMOS-Transistor und einen NMOS-Transistor zu bilden, wobei das Verfahren die folgenden Schritte enthält: Einleiten von Störstellen eines ersten Leitfähigkeitstyps in den NMOS-Transistor-Bildungsbereich und Einleiten von Störstellen eines zweiten Leitfähigkeitstyps in den PMOS-Transistor-Bildungsbereich; Bilden einer epitaktischen Schicht (35) des zweiten Leitfähigkeitstyps auf dem Substrat; Bilden eines ersten Wannenbereichs (38) des ersten Leitfähigkeitstyps in der epitaktischen Schicht (35) des NMOS-Transistor-Bildungsbereichs und Bilden eines zweiten Wannenbereichs (38) und eines dritten Wannenbereichs (38) des ersten Leitfähigkeitstyps in der epitaktischen Schicht (35) des PMOS-Transistor-Bildungsbereichs; Bilden eines vierten Wannenbereichs (39) und eines fünften Wannenbereichs (39) des zweiten Leitfähigkeitstyps an beiden Kanten des ersten Wannenbereichs (38) und Bilden eines sechsten Wannenbereichs (39) des zweiten Leitfähigkeitstyps zwischen dem zweiten Wannenbereich (38) und dem dritten Wannenbereich (38); wobei der erste Wannenbereich (38) einen Kanalbildungsbereich zwischen dem vierten Wannenbereich (39) und dem fünften Wannenbereich (39) bildet und der sechste Wannenbereich (39) einen weiteren Kanalbildungsbereich zwischen dem zweiten Wannenbereich (38) und dem dritten Wannenbereich (38) bildet; Bilden einer ersten parasitären Kanalstoppschicht (43a, 43b) durch Einleiten von Störstellen des zweiten Leitfähigkeitstyps in die epitaktische Schicht (35) mit Ausnahme wenigstens des weiteren Kanalbildungsbereichs; Bilden einer zweiten parasitären Kanalstoppschicht (43b) durch Einleiten von Störstellen des zweiten Leitfähigkeitstyps in die erste parasitäre Kanalstoppschicht (43a, 43b), so dass die Konzentration der Störstellen des zweiten Leitfähigkeitstyps bei Annäherung an den weiteren Kanalbildungsbereich kleiner wird; Bilden eines LOCOS-Oxidfilms (40) zwischen dem ersten Wannenbereich (38) und dem vierten Wannenbereich (39), zwischen dem ersten Wannenbereich (38) und dem fünften Wannenbereich (39), zwischen dem zweiten Wannenbereich (38) und dem sechsten Wannenbereich (39) und zwischen dem dritten Wannenbereich (38) und dem sechsten Wannenbereich (39); Bilden eines Gate-Isolierfilms (42) auf dem ersten Wannenbereich (38) und auf dem sechsten Wannenbereich (39); nach dem Bilden des LOCOS-Oxidfilms (40) Bilden einer dritten parasitären Kanalstoppschicht (41a, 41b) durch Einleiten von Störstellen des ersten Leitfähigkeitstyps in die epitaktische Schicht (35) mit Ausnahme zumindest des Kanalbildungsbereichs; Bilden einer vierten parasitären Kanalstoppschicht (41b) durch Einleiten von Störstellen des ersten Leitfähigkeitstyps in die dritte parasitäre Kanalstoppschicht (41a, 41b), so dass die Konzentration der Störstellen des ersten Leitfähigkeitstyps bei Annäherung an den Kanalbildungsbereich kleiner wird; Bilden eines Source-Bereichs (48p) und eines Drain-Bereichs (49p) des ersten Leitfähigkeitstyps durch Einleiten weiterer Störstellen des ersten Leitfähigkeitstyps in den zweiten Wannenbereich (38) und in den dritten Wannenbereich (38) und Bilden eines Source-Bereichs (48n) und eines Drain-Bereichs (49n) des zweiten Leitfähigkeitstyps durch Einleiten weiterer Störstellen des zweiten Leitfähigkeitstyps in den vierten Wannenbereich (39) und in den fünften Wannenbereich (39); Bilden von Elektroden (50, 51), die mit den Source-Bereichen (48p, 48n) bzw. mit den Drain-Bereichen (49p, 49n) verbunden sind; und Bilden von Gate-Elektroden (44) auf den jeweiligen Gate-Isolierfilmen (42).
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