JPH04290470A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04290470A JPH04290470A JP5461991A JP5461991A JPH04290470A JP H04290470 A JPH04290470 A JP H04290470A JP 5461991 A JP5461991 A JP 5461991A JP 5461991 A JP5461991 A JP 5461991A JP H04290470 A JPH04290470 A JP H04290470A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- field oxide
- stop layer
- channel stop
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 23
- 229910007277 Si3 N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジ
スタ構造を有する半導体装置に関するものである。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジ
スタ構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】素子分離技術としてＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
が広く知られている。このＬＯＣＯＳ法で形成された素
子では、厚いフィールド酸化膜の下側にチャネルストッ
プ層が形成されている。図４は、そのＬＯＣＯＳ法を用
いて形成されたＮＭＯＳトランジスタ構造を示す図であ
り、同図（ａ）は、その上面図、同図（ｂ）はＢ１ −
Ｂ２ 線での断面図、同図（ｃ）はＣ１ −Ｃ２ 線で
の断面図である。同図（ｂ）、（ｃ）からわかるように
、ｐ型シリコン（ｐ−Ｓｉ）基板１の活性領域４は厚い
フィールド酸化膜２で囲まれ、そのフィールド酸化膜２
の下側にはイオン注入によりｐ型チャネルストップ層３
が形成されている。そして、活性領域４のｐ−Ｓｉ基板
１の上面には薄い酸化膜１０が形成され、その上にポリ
シリコンのゲート電極（Ｇ）が形成されている。
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
が広く知られている。このＬＯＣＯＳ法で形成された素
子では、厚いフィールド酸化膜の下側にチャネルストッ
プ層が形成されている。図４は、そのＬＯＣＯＳ法を用
いて形成されたＮＭＯＳトランジスタ構造を示す図であ
り、同図（ａ）は、その上面図、同図（ｂ）はＢ１ −
Ｂ２ 線での断面図、同図（ｃ）はＣ１ −Ｃ２ 線で
の断面図である。同図（ｂ）、（ｃ）からわかるように
、ｐ型シリコン（ｐ−Ｓｉ）基板１の活性領域４は厚い
フィールド酸化膜２で囲まれ、そのフィールド酸化膜２
の下側にはイオン注入によりｐ型チャネルストップ層３
が形成されている。そして、活性領域４のｐ−Ｓｉ基板
１の上面には薄い酸化膜１０が形成され、その上にポリ
シリコンのゲート電極（Ｇ）が形成されている。
【０００３】
【発明が解決しようとする課題】しかし前述の構造では
、ｐ型チャネルストップ層３の不純物がＮＭＯＳトラン
ジスタの活性領域４に拡散し易い。このため図４（ｂ）
に示すように、実効チャネル幅ｔが縮小しがちであり、
周波数特性の低下を招く。さらに、同図（ｃ）に示すド
レイン電極（Ｄ）及びソース電極（Ｓ）等が形成された
ｎ＋ 型拡散層８及び９と、ｐ−Ｓｉ基板１内のｐ型チ
ャネルストップ層３との間の容量が大きくなり、耐圧の
低下と周波数特性の低下を招く。
、ｐ型チャネルストップ層３の不純物がＮＭＯＳトラン
ジスタの活性領域４に拡散し易い。このため図４（ｂ）
に示すように、実効チャネル幅ｔが縮小しがちであり、
周波数特性の低下を招く。さらに、同図（ｃ）に示すド
レイン電極（Ｄ）及びソース電極（Ｓ）等が形成された
ｎ＋ 型拡散層８及び９と、ｐ−Ｓｉ基板１内のｐ型チ
ャネルストップ層３との間の容量が大きくなり、耐圧の
低下と周波数特性の低下を招く。
【０００４】また、ＬＯＣＯＳ法により、厚く形成され
たフィールド酸化膜２の端部のｐ−Ｓｉ基板１内にスト
レスが発生して結晶欠陥が発生したり、あるいはフィー
ルド領域と素子領域との間の段差の部分で、アルミニウ
ム（Ａｌ）等を用いた配線に断線が生ずるという問題が
あった。
たフィールド酸化膜２の端部のｐ−Ｓｉ基板１内にスト
レスが発生して結晶欠陥が発生したり、あるいはフィー
ルド領域と素子領域との間の段差の部分で、アルミニウ
ム（Ａｌ）等を用いた配線に断線が生ずるという問題が
あった。
【０００５】そして上記のような不都合は、フィールド
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生ＭＯＳトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためには、チャネルストップ層を
高ドープにしたり、あるいはフィールド酸化膜を厚くす
ることが必要になり、このようにすると、前述のように
して周波数特性が劣化したり段差が大きくなったりする
からである。
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生ＭＯＳトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためには、チャネルストップ層を
高ドープにしたり、あるいはフィールド酸化膜を厚くす
ることが必要になり、このようにすると、前述のように
して周波数特性が劣化したり段差が大きくなったりする
からである。
【０００６】そこで本発明は、上記の問題点を解決した
半導体装置を提供することを目的とする。
半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、シリコン基板
の表面に選択酸化によってフィールド酸化膜が形成され
、フィールド酸化膜に囲まれた素子領域のシリコン基板
には、ＭＯＳトランジスタが形成されている半導体装置
において、フィールド酸化膜の形成領域と素子領域の境
界領域には、フィールド酸化膜よりも薄い所定幅の酸化
膜が形成され、その所定幅の酸化膜の直下のシリコン基
板には、フィールド酸化膜の直下のチャネルストップ層
と同一導電型の不純物を含み、かつチャネルストップ層
よりも不純物濃度の低い層が形成されていることを特徴
とする。
の表面に選択酸化によってフィールド酸化膜が形成され
、フィールド酸化膜に囲まれた素子領域のシリコン基板
には、ＭＯＳトランジスタが形成されている半導体装置
において、フィールド酸化膜の形成領域と素子領域の境
界領域には、フィールド酸化膜よりも薄い所定幅の酸化
膜が形成され、その所定幅の酸化膜の直下のシリコン基
板には、フィールド酸化膜の直下のチャネルストップ層
と同一導電型の不純物を含み、かつチャネルストップ層
よりも不純物濃度の低い層が形成されていることを特徴
とする。
【０００８】
【作用】本発明によれば、ＭＯＳトランジスタの素子領
域とフィールド酸化膜の形成されたフィールド領域の境
界には、そのフィールド酸化膜よりも薄い所定幅の酸化
膜が形成されているため、素子領域とフィールド領域の
間の段差を抑えることができる。
域とフィールド酸化膜の形成されたフィールド領域の境
界には、そのフィールド酸化膜よりも薄い所定幅の酸化
膜が形成されているため、素子領域とフィールド領域の
間の段差を抑えることができる。
【０００９】また、ＭＯＳトランジスタの素子領域にお
けるチャネル領域、及びソース、ドレインとしての拡散
層と、その素子領域を囲むチャネルストップ層との間に
は、そのチャネルストップ層と同一導電型の不純物を低
濃度に含む層が設けられているため、素子領域を囲むチ
ャネルストップ層によって直接素子が影響を受けるおそ
れがない。
けるチャネル領域、及びソース、ドレインとしての拡散
層と、その素子領域を囲むチャネルストップ層との間に
は、そのチャネルストップ層と同一導電型の不純物を低
濃度に含む層が設けられているため、素子領域を囲むチ
ャネルストップ層によって直接素子が影響を受けるおそ
れがない。
【００１０】
【実施例】以下、添付図面を参照し、ＮＭＯＳトランジ
スタ構造を例にとって本発明の内容を説明する。
スタ構造を例にとって本発明の内容を説明する。
【００１１】図１は、本発明の実施例に係る半導体装置
の構造を示す図であり、同図（ａ）はその上面図、同図
（ｂ）はＢ１ −Ｂ２ 線の断面図、同図（ｃ）はＣ１
−Ｃ２ 線の断面図である。ｐ−Ｓｉ基板１のＮＭＯ
Ｓトランジスタ領域を囲むフィールド酸化膜２１の端部
には、そのフィールド酸化膜２１よりも薄い所定幅の酸
化膜２２が形成されている。このフィールド酸化膜２１
の直下にはｐ＋ 型チャネルストップ層３１が設けられ
ており、その中の不純物の自然拡散によって、酸化膜２
２の直下にはｐ＋ 型チャネルストップ層３１よりも不
純物濃度の低い層３２が形成されている。
の構造を示す図であり、同図（ａ）はその上面図、同図
（ｂ）はＢ１ −Ｂ２ 線の断面図、同図（ｃ）はＣ１
−Ｃ２ 線の断面図である。ｐ−Ｓｉ基板１のＮＭＯ
Ｓトランジスタ領域を囲むフィールド酸化膜２１の端部
には、そのフィールド酸化膜２１よりも薄い所定幅の酸
化膜２２が形成されている。このフィールド酸化膜２１
の直下にはｐ＋ 型チャネルストップ層３１が設けられ
ており、その中の不純物の自然拡散によって、酸化膜２
２の直下にはｐ＋ 型チャネルストップ層３１よりも不
純物濃度の低い層３２が形成されている。
【００１２】従ってｐ＋ 型チャネルストップ層３１は
、直接素子領域のｎ＋ 型拡散層８、９まで到達して接
するするおそれがないので、耐圧が低下することがない
。また、同図（ｂ）に示すように、ｐ＋ 型チャネルス
トップ層３１によって、実効チャネル幅ｔが狭められる
ことがない。このため、チャネルストップ層３１の不純
物濃度を高くしながら寄生トランジスタの生成を防止で
きる。 また、所定幅の酸化膜２２が設けられているため、素子
領域とフィールド領域の間の段差を緩和し、ストレスの
発生を防止できる。このため、フィールド酸化膜２１を
厚くしながら寄生トランジスタの生成を防止することが
できる。
、直接素子領域のｎ＋ 型拡散層８、９まで到達して接
するするおそれがないので、耐圧が低下することがない
。また、同図（ｂ）に示すように、ｐ＋ 型チャネルス
トップ層３１によって、実効チャネル幅ｔが狭められる
ことがない。このため、チャネルストップ層３１の不純
物濃度を高くしながら寄生トランジスタの生成を防止で
きる。 また、所定幅の酸化膜２２が設けられているため、素子
領域とフィールド領域の間の段差を緩和し、ストレスの
発生を防止できる。このため、フィールド酸化膜２１を
厚くしながら寄生トランジスタの生成を防止することが
できる。
【００１３】次に、図２及び図３を用いて、実施例に係
る半導体装置の製造工程について説明する。まず、ｐ−
Ｓｉ基板１を用意し、その上面に酸化によるＳｉＯ２
膜２を形成する。次に、ＣＶＤ法を用い、耐酸化膜であ
る第１のＳｉ３ Ｎ４ 膜６１をＳｉＯ２ 膜２上に堆
積させ、その上面にレジスト材７をスピンコートする（
図２（ａ）図示）。
る半導体装置の製造工程について説明する。まず、ｐ−
Ｓｉ基板１を用意し、その上面に酸化によるＳｉＯ２
膜２を形成する。次に、ＣＶＤ法を用い、耐酸化膜であ
る第１のＳｉ３ Ｎ４ 膜６１をＳｉＯ２ 膜２上に堆
積させ、その上面にレジスト材７をスピンコートする（
図２（ａ）図示）。
【００１４】次に、フォトリソグラフィによりレジスト
材７をパターンニングし、第１のレジストマスク７１を
形成する。このとき、ｐ−Ｓｉ基板１における所定幅の
酸化膜形成領域に開口を有するように、第１のレジスト
マスク７１を形成する。この第１のレジストマスク７１
を介して第１のＳｉ３ Ｎ４膜６１をエッチングし、Ｓ
ｉＯ２ 膜２を選択的に露出させる（同図（ｂ）図示）
。
材７をパターンニングし、第１のレジストマスク７１を
形成する。このとき、ｐ−Ｓｉ基板１における所定幅の
酸化膜形成領域に開口を有するように、第１のレジスト
マスク７１を形成する。この第１のレジストマスク７１
を介して第１のＳｉ３ Ｎ４膜６１をエッチングし、Ｓ
ｉＯ２ 膜２を選択的に露出させる（同図（ｂ）図示）
。
【００１５】この後、第１のレジストマスク７１をアッ
シング等により除去して、表面を酸化する。このとき、
第１のＳｉ３ Ｎ４ 膜６１の開口部分では酸化された
基板１の表面が露出しているので、その部分の基板１表
面のみが酸化されてＳｉＯ２ 膜２が厚くなり、所定幅
の酸化膜２２となる（同図（ｃ）図示）。
シング等により除去して、表面を酸化する。このとき、
第１のＳｉ３ Ｎ４ 膜６１の開口部分では酸化された
基板１の表面が露出しているので、その部分の基板１表
面のみが酸化されてＳｉＯ２ 膜２が厚くなり、所定幅
の酸化膜２２となる（同図（ｃ）図示）。
【００１６】次に、第１のＳｉ３ Ｎ４ 膜６１を除去
し、その全面に新たに、第２のＳｉ３ Ｎ４ 膜６２を
形成する。その後、第２のＳｉ３ Ｎ４ 膜６２上に、
所定幅の酸化膜２２を囲むフィールド酸化膜形成領域に
開口を有する第２のレジストマスク７２を、フォトリソ
グラフィにより形成する（図３（ａ）図示）。
し、その全面に新たに、第２のＳｉ３ Ｎ４ 膜６２を
形成する。その後、第２のＳｉ３ Ｎ４ 膜６２上に、
所定幅の酸化膜２２を囲むフィールド酸化膜形成領域に
開口を有する第２のレジストマスク７２を、フォトリソ
グラフィにより形成する（図３（ａ）図示）。
【００１７】この第２のレジストマスク７２を介して第
２のＳｉ３ Ｎ４ 膜６２を選択的にエッチングし、Ｓ
ｉＯ２ 膜２及び所定幅の酸化膜２２の一部を露出させ
る。この後、その上方よりボロンをイオン注入し、Ｓｉ
基板１にｐ＋ 型チャネルストップ層３１を形成する（
同図（ｂ）図示）。
２のＳｉ３ Ｎ４ 膜６２を選択的にエッチングし、Ｓ
ｉＯ２ 膜２及び所定幅の酸化膜２２の一部を露出させ
る。この後、その上方よりボロンをイオン注入し、Ｓｉ
基板１にｐ＋ 型チャネルストップ層３１を形成する（
同図（ｂ）図示）。
【００１８】次に、第２のレジストマスク７２を除去し
、第２のＳｉ３ Ｎ４ 膜６２を残したまま表面をフィ
ールド酸化する。これにより、露出している部分の基板
のみが酸化され、フィールド酸化膜２１となる（同図（
ｃ）図示）。ここで、既にイオン注入によりフィールド
酸化膜２１の直下に形成されているｐ＋ 型チャネルス
トップ層３１中の不純物は、所定幅の酸化膜２２の直下
にまで自然拡散し、不純物濃度の低い層３２を形成する
。この後、第２のＳｉ３ Ｎ４ 膜６２及び酸化膜２を
除去してゲート酸化膜１０を形成後、ゲート電極（Ｇ）
、ソース電極（Ｓ）及びドレイン電極（Ｄ）を形成する
ことにより、図１に示される半導体装置を得ることがで
きる。
、第２のＳｉ３ Ｎ４ 膜６２を残したまま表面をフィ
ールド酸化する。これにより、露出している部分の基板
のみが酸化され、フィールド酸化膜２１となる（同図（
ｃ）図示）。ここで、既にイオン注入によりフィールド
酸化膜２１の直下に形成されているｐ＋ 型チャネルス
トップ層３１中の不純物は、所定幅の酸化膜２２の直下
にまで自然拡散し、不純物濃度の低い層３２を形成する
。この後、第２のＳｉ３ Ｎ４ 膜６２及び酸化膜２を
除去してゲート酸化膜１０を形成後、ゲート電極（Ｇ）
、ソース電極（Ｓ）及びドレイン電極（Ｄ）を形成する
ことにより、図１に示される半導体装置を得ることがで
きる。
【００１９】上述の製造工程を経た半導体装置では図１
（ｂ）、（ｃ）に示されるように、ＮＭＯＳトランジス
タ構造を囲むフィールド酸化膜２１の端部には、そのフ
ィールド酸化膜２１よりも薄い所定幅の酸化膜２２が形
成されている。従って、素子形成面とフィールド酸化膜
２１の表面との間の段差が緩和される。
（ｂ）、（ｃ）に示されるように、ＮＭＯＳトランジス
タ構造を囲むフィールド酸化膜２１の端部には、そのフ
ィールド酸化膜２１よりも薄い所定幅の酸化膜２２が形
成されている。従って、素子形成面とフィールド酸化膜
２１の表面との間の段差が緩和される。
【００２０】
【発明の効果】以上説明した通り本発明によれば、フィ
ールド酸化膜と素子形成面との間の領域の段差が緩和さ
れるので、それらフィールド酸化膜端部のシリコン基板
内にストレスが発生しにくくなり、結晶欠陥の発生を防
止することができる。さらに、段差部分の配線が断線す
ることがない。
ールド酸化膜と素子形成面との間の領域の段差が緩和さ
れるので、それらフィールド酸化膜端部のシリコン基板
内にストレスが発生しにくくなり、結晶欠陥の発生を防
止することができる。さらに、段差部分の配線が断線す
ることがない。
【００２１】また、ＭＯＳトランジスタの素子領域拡散
層を囲むチャネルストップ層は、素子領域拡散層にまで
直接到達して接触するおそれがないため、素子領域拡散
層とその素子領域拡散層を囲むチャネルストップ層との
接合部分での耐圧の劣化を防止することができる。さら
に、実効チャネル幅は縮小することがなく、素子領域拡
散層とチャネルストップ層との間の容量は小さくなるた
め、ＭＯＳトランジスタの周波数特性の劣化を防ぐこと
ができる。
層を囲むチャネルストップ層は、素子領域拡散層にまで
直接到達して接触するおそれがないため、素子領域拡散
層とその素子領域拡散層を囲むチャネルストップ層との
接合部分での耐圧の劣化を防止することができる。さら
に、実効チャネル幅は縮小することがなく、素子領域拡
散層とチャネルストップ層との間の容量は小さくなるた
め、ＭＯＳトランジスタの周波数特性の劣化を防ぐこと
ができる。
【図１】本発明の実施例に係る半導体装置の断面概略図
である。
である。
【図２】本発明の実施例に係る半導体装置の工程別素子
断面図である。
断面図である。
【図３】本発明の実施例に係る半導体装置の工程別素子
断面図である。
断面図である。
【図４】従来の半導体装置の断面概略図である。
１…ｐ−Ｓｉ基板
２１…フィールド酸化膜
２２…所定幅の酸化膜
３１…ｐ＋ 型チャネルストップ層
３２…低濃度のｐ型不純物を有する層
４…活性領域
６１…第１のＳｉ３ Ｎ４ 膜
６２…第２のＳｉ３ Ｎ４ 膜
７１…第１のレジストマスク
７２…第２のレジストマスク
８…ドレイン領域
９…ソース領域
１０…ゲート酸化膜
Claims (1)
- 【請求項１】 シリコン基板の表面に選択酸化によっ
てフィールド酸化膜が形成され、当該フィールド酸化膜
に囲まれた素子領域の前記シリコン基板には、ＭＯＳト
ランジスタが形成されている半導体装置において、前記
フィールド酸化膜の形成領域と前記素子領域の境界領域
には、当該フィールド酸化膜よりも薄い所定幅の酸化膜
が形成され、その所定幅の酸化膜の直下の前記シリコン
基板には、前記フィールド酸化膜の直下のチャネルスト
ップ層と同一導電型の不純物を含み、かつ当該チャネル
ストップ層よりも不純物濃度の低い層が形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5461991A JPH04290470A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5461991A JPH04290470A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290470A true JPH04290470A (ja) | 1992-10-15 |
Family
ID=12975755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5461991A Pending JPH04290470A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196546A (ja) * | 1999-09-17 | 2001-07-19 | Sony Corp | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-03-19 JP JP5461991A patent/JPH04290470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196546A (ja) * | 1999-09-17 | 2001-07-19 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5516711A (en) | Method for forming LDD CMOS with oblique implantation | |
| JPH04348053A (ja) | 半導体装置の製造方法 | |
| KR970003688A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPS59121976A (ja) | 半導体装置 | |
| JPS63293850A (ja) | 半導体装置の製造方法 | |
| JPH0661481A (ja) | Ｍｏｓ型半導体装置 | |
| US5759900A (en) | Method for manufacturing MOSFET | |
| JPH04290470A (ja) | 半導体装置 | |
| JPH04290471A (ja) | 半導体装置の製造方法 | |
| JP2001185724A (ja) | Ｄｍｏｓ型トランジスタの製造方法 | |
| JPH08330578A (ja) | 電界効果型高耐圧トランジスタ及びその製造方法 | |
| JP3071615B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04290472A (ja) | 半導体装置の製造方法 | |
| JPH05129335A (ja) | 縦型トランジスタの製造方法 | |
| KR970004069A (ko) | 반도체 소자의 트랜지스터 제조방법 및 그 구조 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| KR910009478B1 (ko) | 콘택실패 방지용 마스크층을 가지는 반도체장치 및 그의 제조방법 | |
| KR930001290B1 (ko) | 고 접합파괴전압을 갖는 모오스 트랜지스터 및 그 제조방법 | |
| KR970000201Y1 (ko) | 고내압 피모스(pmos) 트랜지스터 | |
| JPH0691250B2 (ja) | 半導体装置 | |
| JPH05182958A (ja) | 半導体装置及びその製造方法 | |
| JPH07326660A (ja) | 半導体装置の製造方法 | |
| JPS62126651A (ja) | 半導体装置及びその製造方法 | |
| JPS63144543A (ja) | 半導体素子間分離領域の形成方法 |