JPH01137645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01137645A JPH01137645A JP63233849A JP23384988A JPH01137645A JP H01137645 A JPH01137645 A JP H01137645A JP 63233849 A JP63233849 A JP 63233849A JP 23384988 A JP23384988 A JP 23384988A JP H01137645 A JPH01137645 A JP H01137645A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- substrate
- silicon nitride
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 37
- 239000003963 antioxidant agent Substances 0.000 claims description 11
- 230000003078 antioxidant effect Effects 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 27
- 230000007704 transition Effects 0.000 abstract description 23
- 230000003647 oxidation Effects 0.000 abstract description 10
- 238000007254 oxidation reaction Methods 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 8
- 239000000463 material Substances 0.000 abstract description 8
- 239000010409 thin film Substances 0.000 abstract description 3
- 230000002285 radioactive effect Effects 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 239000007943 implant Substances 0.000 description 21
- 230000005855 radiation Effects 0.000 description 20
- 239000002019 doping agent Substances 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 230000003064 anti-oxidating effect Effects 0.000 description 8
- 235000006708 antioxidants Nutrition 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 241000293849 Cordylanthus Species 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般に、半導体装置の選択された領域に高い
ドーノジント濃度を与える方法に関し、さらに具体的に
いえば、半導体装置の鳥のくちばし状領域の下の、フィ
ールド・インプラント領域と活性領域との間の領域で生
じる放射線誘導電圧シフトを除去する方法に関する。
ドーノジント濃度を与える方法に関し、さらに具体的に
いえば、半導体装置の鳥のくちばし状領域の下の、フィ
ールド・インプラント領域と活性領域との間の領域で生
じる放射線誘導電圧シフトを除去する方法に関する。
Ｂ、従来技術
最近、宇宙開発の出現によって、宇宙と両立可能な半導
体装置に対する要求が生じている。特に。
体装置に対する要求が生じている。特に。
電界効果トランジスタ（ＦＥＴ）装置がこの新らしい技
術分野を支援するのに必要とされている。
術分野を支援するのに必要とされている。
このような半導体装置の製造者が現在当面している問題
の１つは、宇宙空間中に見出される比較的多量の迷光放
射線（ｓｔｒａｙ ｒａｄｉａｔｉｏｎ）が半導体中
に電圧シフトを誘導することによって回路の動作に悪い
影響を与えることである。
の１つは、宇宙空間中に見出される比較的多量の迷光放
射線（ｓｔｒａｙ ｒａｄｉａｔｉｏｎ）が半導体中
に電圧シフトを誘導することによって回路の動作に悪い
影響を与えることである。
より具体的に説明すると、半導体の任意の領域が、たと
えば絶縁体、フィールド・インプラント等によって迷光
放射線から適切に保護されないと、保護が不適切な領域
の閾値電圧はその領域の全放射線量に比例して減少する
。半導体の任意あ領域の閾値電圧の低下は、この領域を
電圧シフトを受けやすいものにする。この放射線誘導電
圧シフトの現象は、比較的多址の迷光放射線が存在する
ために、宇宙空間で最も顕著になる。
えば絶縁体、フィールド・インプラント等によって迷光
放射線から適切に保護されないと、保護が不適切な領域
の閾値電圧はその領域の全放射線量に比例して減少する
。半導体の任意あ領域の閾値電圧の低下は、この領域を
電圧シフトを受けやすいものにする。この放射線誘導電
圧シフトの現象は、比較的多址の迷光放射線が存在する
ために、宇宙空間で最も顕著になる。
製造者は、半導体に対する放射線の影響を克服するため
に種々の現在の製造方法を使用して努力している。次に
このような方法の例を示す。
に種々の現在の製造方法を使用して努力している。次に
このような方法の例を示す。
米国特許第４５２１９５２号は金属シリサイドのコンタ
クトを使用し、２酸化シリコンもしくは窒化シリコンよ
り成る側壁絶縁体を使用する段階を含む集積回路を製造
する方法を開示している。
クトを使用し、２酸化シリコンもしくは窒化シリコンよ
り成る側壁絶縁体を使用する段階を含む集積回路を製造
する方法を開示している。
米国特許第４５６９１１７号は高い閾値電圧を有する電
界効果トランジスタを開示している。高い閾値電圧を得
るのに、加圧酸素雰囲気の下でフィールド酸化物を成長
させ、中くらいのレベルのＰ＋ドーパントを使用してい
る。
界効果トランジスタを開示している。高い閾値電圧を得
るのに、加圧酸素雰囲気の下でフィールド酸化物を成長
させ、中くらいのレベルのＰ＋ドーパントを使用してい
る。
１９８７年１１月発行のＩＢＭテクニカル・ディスクロ
ージャ・ブレティン第２７巻、第６号、第３４３９−３
４４２頁（Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏ ｌ 、 ２
７． Ｎｏ、 ６ｅＮｏｖｅｍｂｅｒ １９８７ 、
ｐａｇｅｓ ３４３９−３４４２）のＢ、エル−カ
レー（Ｂ、Ｅｌ−にａｒｅｈ ）及びＷ、Ｐ、ノープル
・ジュニア（Ｗ、 Ｐ 、 Ｎｏｂｌｅ。
ージャ・ブレティン第２７巻、第６号、第３４３９−３
４４２頁（Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏ ｌ 、 ２
７． Ｎｏ、 ６ｅＮｏｖｅｍｂｅｒ １９８７ 、
ｐａｇｅｓ ３４３９−３４４２）のＢ、エル−カ
レー（Ｂ、Ｅｌ−にａｒｅｈ ）及びＷ、Ｐ、ノープル
・ジュニア（Ｗ、 Ｐ 、 Ｎｏｂｌｅ。
Ｊｒ、）による論文は横方方向に勾配の付されたＦＥＴ
接合を製造する方法を開示している。ポリシリコンのゲ
ートの垂直側壁上にはヒ素をドープした酸化物スペーサ
が形成されて、基板に向うもれ電流を減少し、閾値電圧
の安定性を増大している。
接合を製造する方法を開示している。ポリシリコンのゲ
ートの垂直側壁上にはヒ素をドープした酸化物スペーサ
が形成されて、基板に向うもれ電流を減少し、閾値電圧
の安定性を増大している。
インプランテーションの段階中、スペーサはヒ素を基板
中に拡散して、低濃度のｎ領域を形成している。
中に拡散して、低濃度のｎ領域を形成している。
米国特許第４３７６３３６号は要素領域のまわりにフィ
ールド絶縁体薄膜を形成する方法を開示している。窒化
シリコン薄膜上には多結晶シリコン層が形成され、次に
表面に垂直な方向にエッチされ、シリコン層が窒化シリ
コン薄膜の側壁のまわりに残される。窒化シリコン薄膜
とシリコン層をマスクとして使用し、次にホウ素をイオ
ン・インプラントして基板中にフィールド反転防止層を
形成している。
ールド絶縁体薄膜を形成する方法を開示している。窒化
シリコン薄膜上には多結晶シリコン層が形成され、次に
表面に垂直な方向にエッチされ、シリコン層が窒化シリ
コン薄膜の側壁のまわりに残される。窒化シリコン薄膜
とシリコン層をマスクとして使用し、次にホウ素をイオ
ン・インプラントして基板中にフィールド反転防止層を
形成している。
米国特許第４３７３９６５号はＬＯＣＯ８分離酸化物構
造体に関連する。寄生側壁トランジスタ動作を除去する
方法を開示している。シリコ、ン基板上に２酸化シリコ
ンと窒化シリコンの薄い層が付着される。次に２酸化シ
リコンの厚い層を付着して、厚い層中の窓が薄い層中の
窓よりも広くなるように窓を形成する。２酸化シリコン
と窒化シリコンの薄い居は、イオン−インプランテーシ
ョンを遂行した時に、これ等の層がマスクとして働かな
いような選択された厚さで基板上に付着される。インプ
ランテーション及び酸化の段階に続いて、烏のくちばし
状領域の長さにわたって延びる不純物層が形成される。
造体に関連する。寄生側壁トランジスタ動作を除去する
方法を開示している。シリコ、ン基板上に２酸化シリコ
ンと窒化シリコンの薄い層が付着される。次に２酸化シ
リコンの厚い層を付着して、厚い層中の窓が薄い層中の
窓よりも広くなるように窓を形成する。２酸化シリコン
と窒化シリコンの薄い居は、イオン−インプランテーシ
ョンを遂行した時に、これ等の層がマスクとして働かな
いような選択された厚さで基板上に付着される。インプ
ランテーション及び酸化の段階に続いて、烏のくちばし
状領域の長さにわたって延びる不純物層が形成される。
米国特許第４４０４５７９号はスペーサ領域を与えて、
半導体装置のチャネル・ストップ領域と活性領域間のキ
ャパシタンスを減少する方法を開示している。
半導体装置のチャネル・ストップ領域と活性領域間のキ
ャパシタンスを減少する方法を開示している。
米国特許第４５７７３９４号はＭＯ８装置の製造中に成
長されるフィールド酸化物層の浸入を減少する方法を開
示している。リンをドープしたガラスの層を加熱して、
ガラスを部分的に溶融し、そして窒化シリコンの酸化防
止材料層の端上に流れさせてスカートを形成している。
長されるフィールド酸化物層の浸入を減少する方法を開
示している。リンをドープしたガラスの層を加熱して、
ガラスを部分的に溶融し、そして窒化シリコンの酸化防
止材料層の端上に流れさせてスカートを形成している。
インプランテーション段階中に、このスカートがイオン
・ビームを阻止し、フィールド・インプラント領域の端
を酸化防止層の端から横方向に外側に隔てている。
・ビームを阻止し、フィールド・インプラント領域の端
を酸化防止層の端から横方向に外側に隔てている。
上述の方法の多く及び種々の他の方法が半導体に対する
放射線の影響を減少するのに現在使用されている。特に
、半導体のフィールド領域中に発生する放射線誘導電圧
シフトは１種々のタイプの絶縁体、高濃度のフィールド
・インプラント及び低温度処理を使用することによって
成功裡に抑制されている。さらに、半導体の活性領域中
に発生する電圧シフトは低温の処理技術を使用し、この
領域の絶縁体を比較的厚くすることによって効果的に抑
制されている。
放射線の影響を減少するのに現在使用されている。特に
、半導体のフィールド領域中に発生する放射線誘導電圧
シフトは１種々のタイプの絶縁体、高濃度のフィールド
・インプラント及び低温度処理を使用することによって
成功裡に抑制されている。さらに、半導体の活性領域中
に発生する電圧シフトは低温の処理技術を使用し、この
領域の絶縁体を比較的厚くすることによって効果的に抑
制されている。
しかしながら、現在の製造方法のどれも、半導体の鳥の
くちばし状領域の下の、活性領域とフィールド領域間に
存在する遷移領域中の電圧シフトを効果的且効率的に防
止できていない。
くちばし状領域の下の、活性領域とフィールド領域間に
存在する遷移領域中の電圧シフトを効果的且効率的に防
止できていない。
現在の製造方法では、窒化シリコン・２酸化シリコン・
マスクが酸化防止マスクとして使用され、半導体装置に
電気的分離及び隣接する基板領域を与えている。これ等
の現存の方法では、これ等のマスクの下に存在する酸化
物の横方向成長は通常「鳥のくちばし」と呼ばれる横方
向に勾配のあるプロフィールを形成している。これ等の
勾配プロフィールは半導体の遷移領域に境界のはっきり
しない端を生じ、この領域を放射線誘導電圧シフトが生
じやすい領域にしている。特に、勾配プロフィール及び
酸化物の成長中のフィールド・インプラント・ドーパン
トの横方向拡散の結果として、比較的少量のフィールド
・インプラント・ドーパントが遷移領域に存在すること
になる。この遷移領域はフィールド・インプラントが少
量であるために、この領域が照射されると、この領域の
閾値電圧が下って、電圧シフトの原因どなる。
マスクが酸化防止マスクとして使用され、半導体装置に
電気的分離及び隣接する基板領域を与えている。これ等
の現存の方法では、これ等のマスクの下に存在する酸化
物の横方向成長は通常「鳥のくちばし」と呼ばれる横方
向に勾配のあるプロフィールを形成している。これ等の
勾配プロフィールは半導体の遷移領域に境界のはっきり
しない端を生じ、この領域を放射線誘導電圧シフトが生
じやすい領域にしている。特に、勾配プロフィール及び
酸化物の成長中のフィールド・インプラント・ドーパン
トの横方向拡散の結果として、比較的少量のフィールド
・インプラント・ドーパントが遷移領域に存在すること
になる。この遷移領域はフィールド・インプラントが少
量であるために、この領域が照射されると、この領域の
閾値電圧が下って、電圧シフトの原因どなる。
従って、半導体製造技術の分野では、半導体の遷移領域
における放射線誘導電圧シフトを、好ましくは現存の処
理技術を利用して、実施が容易であるように防止する方
法が望まれている。さらに、放射線に耐性がある半導体
の製造方法であって。
における放射線誘導電圧シフトを、好ましくは現存の処
理技術を利用して、実施が容易であるように防止する方
法が望まれている。さらに、放射線に耐性がある半導体
の製造方法であって。
現存の方法に複雑な技術を導入しない方法が望まれる。
Ｃ０発明が解決しようとする問題点
本発明の目的は放射線に耐性のある半導体装置を形成す
る改良方法を与えることにある。
る改良方法を与えることにある。
本発明に従えば、現存の方法によって容易に実施される
。放射線に耐性のある半導体装置を形成する方法が与え
られる。
。放射線に耐性のある半導体装置を形成する方法が与え
られる。
本発明に従えば、現存の方法に複雑な技術を導入しない
放射線に耐性のある半導体装置を形成する方法が与えら
れる。
放射線に耐性のある半導体装置を形成する方法が与えら
れる。
Ｄ８問題点を解決するための手段
本発明に従えば、半導体装置の遷移領域における放射線
誘導電圧シフトをなくすための製造方法が与えられる。
誘導電圧シフトをなくすための製造方法が与えられる。
本発明の方法では、半導体基板の表面上に薄い絶縁層を
形成し、該絶縁層上に薄い酸化防止層を形成する。基板
の活性領域となるべき領域に上記酸化防止層を残すよう
に上記酸化防止層を選択的にエツチングし、次に半導体
基板のフィールド領域にイオンをインプラントし、上記
酸化防止層の側面に接してスペーサを形成し、そして半
導体基板を酸化する。
形成し、該絶縁層上に薄い酸化防止層を形成する。基板
の活性領域となるべき領域に上記酸化防止層を残すよう
に上記酸化防止層を選択的にエツチングし、次に半導体
基板のフィールド領域にイオンをインプラントし、上記
酸化防止層の側面に接してスペーサを形成し、そして半
導体基板を酸化する。
Ｅ、実施例
第２図を参照すると、従来の方法に従い製造される半導
体構造が示されている。この半導体構造はシリコン基板
１、基板１の上にある２酸化シリコン層２及びこの構造
体の活性領域上の２酸化シリコン層２の上にある酸化防
止層３より成る。シリコン基板１は酸化防止層３によっ
てマスクされていない２酸化シリコン層の部分を通して
基板にインプラントされたフィールド・インプラント領
域５を含む。鳥のくちばし状領域１５の下の、フィール
ド領域５と活性領域との間にある領域として示された遷
移領域は６フイールド・インプラント領域５の濃度と比
較して、比較的低濃度のドーパント５Ａを有する。遷移
領域のドーパントが低濃度になるのは、基板酸化段階中
に生じるフィールド・インブランドの横方向拡散のため
である。
体構造が示されている。この半導体構造はシリコン基板
１、基板１の上にある２酸化シリコン層２及びこの構造
体の活性領域上の２酸化シリコン層２の上にある酸化防
止層３より成る。シリコン基板１は酸化防止層３によっ
てマスクされていない２酸化シリコン層の部分を通して
基板にインプラントされたフィールド・インプラント領
域５を含む。鳥のくちばし状領域１５の下の、フィール
ド領域５と活性領域との間にある領域として示された遷
移領域は６フイールド・インプラント領域５の濃度と比
較して、比較的低濃度のドーパント５Ａを有する。遷移
領域のドーパントが低濃度になるのは、基板酸化段階中
に生じるフィールド・インブランドの横方向拡散のため
である。
さらに、活性領域に隣接した部分まで、酸化シリコン層
２の鳥のくちばし状領域１５が延びるため、遷移領域６
のフィールド・インプラント領域５Ａが薄くなり、−層
遷移領域６のフィールド・インプラント・ドーパントを
減少させる傾向がある。
２の鳥のくちばし状領域１５が延びるため、遷移領域６
のフィールド・インプラント領域５Ａが薄くなり、−層
遷移領域６のフィールド・インプラント・ドーパントを
減少させる傾向がある。
そのため、遷移領域６が放射線にさらされる時は。
この領域の電圧閾値はその領域の総数射線量のに比例し
て低下する。低下した電圧閾値は領域６を電圧シフトを
受けやすい領域にし、これは電流のもれの原因となる。
て低下する。低下した電圧閾値は領域６を電圧シフトを
受けやすい領域にし、これは電流のもれの原因となる。
第１Ａ図を至第１Ｅ図には、遷移領域に十分なドーパン
トを与え、これによって従来装置中の電圧シフトの問題
を克服する本発明の製造方法が示されている。第１Ａ図
乃至第１Ｅ図及び関連説明は半導体基板上の単一の能動
素子について示し説明しているが、多数の能動素子が単
一基板上に形成できることは明らかであろう。さらに図
面及びその説明は主にＭＯＳ装置の製造に向けられてい
るが、本発明の方法はＣＭＯ５，ＮＭＯ５及び他の半導
体装置の製造に使用できることは明、らかである。第２
図及び第１Ａ乃至第１Ｅ図の対応する領域は同じ参照番
号によって識別されている。
トを与え、これによって従来装置中の電圧シフトの問題
を克服する本発明の製造方法が示されている。第１Ａ図
乃至第１Ｅ図及び関連説明は半導体基板上の単一の能動
素子について示し説明しているが、多数の能動素子が単
一基板上に形成できることは明らかであろう。さらに図
面及びその説明は主にＭＯＳ装置の製造に向けられてい
るが、本発明の方法はＣＭＯ５，ＮＭＯ５及び他の半導
体装置の製造に使用できることは明、らかである。第２
図及び第１Ａ乃至第１Ｅ図の対応する領域は同じ参照番
号によって識別されている。
第１Ａ図で、シリコンより成る半導体基板１が最初に清
浄にされる。薄い酸化シリコン層もしくは薄膜２が基板
の表面上に熱的酸化によって約４０ｎｍの厚さに形成さ
れる。この酸化物層はたとえば、シリコン基板１を高温
の酸素に露らし、その表面を酸化シリコンに変化させる
ことによって形成される。酸化物層２は次に酸化防止マ
スク３の薄い層で覆われる。薄い酸化物層２は約４０ｎ
ｍの厚さを有するように選択され、従って酸化防止マス
ク層３が基板に比較的接近して位置付けられて、本発明
の方法のその後の段階で鳥のくちばし状領域の成長を制
限するようになっている。この分野の専門家にとっては
、酸化防止マスク層３は基板にできるだけ接近して形成
することが望ましいが、酸化物層２が必要とされるのは
、基板が酸化防止層３に直接接触していると、許容され
ない量の応力が基板上に発生するからである。
浄にされる。薄い酸化シリコン層もしくは薄膜２が基板
の表面上に熱的酸化によって約４０ｎｍの厚さに形成さ
れる。この酸化物層はたとえば、シリコン基板１を高温
の酸素に露らし、その表面を酸化シリコンに変化させる
ことによって形成される。酸化物層２は次に酸化防止マ
スク３の薄い層で覆われる。薄い酸化物層２は約４０ｎ
ｍの厚さを有するように選択され、従って酸化防止マス
ク層３が基板に比較的接近して位置付けられて、本発明
の方法のその後の段階で鳥のくちばし状領域の成長を制
限するようになっている。この分野の専門家にとっては
、酸化防止マスク層３は基板にできるだけ接近して形成
することが望ましいが、酸化物層２が必要とされるのは
、基板が酸化防止層３に直接接触していると、許容され
ない量の応力が基板上に発生するからである。
酸化防止層３は好ましくは、略１１００ｎの厚さに付着
された窒化シリコンである。次にホトレジスト層４が窒
化シリコン層３上に１０００乃至１５０Ｑｎｍの厚さに
付着される。
された窒化シリコンである。次にホトレジスト層４が窒
化シリコン層３上に１０００乃至１５０Ｑｎｍの厚さに
付着される。
ホトレジスト層でパターン・マスクを形成した後に、ホ
トリソグラフィ技術を使用して、窒化シリコン層３をエ
ッチし、第１Ｂ図に示した構造が与えられる。第１Ｂ図
で、エッチされたホトレジスｌ−［４Ａ及び窒化シリコ
ン層３Ａよりな成るパターン・マスクが基板１の表面の
活性領域を画定し、この活性領域中に後に、ＭＯＳＦＥ
Ｔのソース、ドレイン及びチャネル領域が形成される。
トリソグラフィ技術を使用して、窒化シリコン層３をエ
ッチし、第１Ｂ図に示した構造が与えられる。第１Ｂ図
で、エッチされたホトレジスｌ−［４Ａ及び窒化シリコ
ン層３Ａよりな成るパターン・マスクが基板１の表面の
活性領域を画定し、この活性領域中に後に、ＭＯＳＦＥ
Ｔのソース、ドレイン及びチャネル領域が形成される。
半導体の活性領域を画定した後、第１Ｃ図に示すように
、２酸化シリコン層２の部分を介して、ホウ素がインプ
ラントされる（下向きの矢印によって表わされている）
。具体的に説明すると、ホウ素は窒化シリコン層３Ａ及
びホトレジストＷＩ４Ａのパターン・マスクによってマ
スクされていない２酸化シリコン層２の部分を介して基
板１にインプラントされる。ホウ素はＩ Ｘ １０”乃
至１×１０１４イオン／ｄの濃度で、約４０ｅＶの加速
電圧でインプラントされる。ホウ素のインプランテーシ
ョンはパターン・マスクの両側にインプラント・フィー
ルド領域を形成する。次にエッチされたホトレジスト層
４Ａがエッチされた窒化シリコン層３Ａから除去され、
第１Ｄ図に示した構造が形成される。 。
、２酸化シリコン層２の部分を介して、ホウ素がインプ
ラントされる（下向きの矢印によって表わされている）
。具体的に説明すると、ホウ素は窒化シリコン層３Ａ及
びホトレジストＷＩ４Ａのパターン・マスクによってマ
スクされていない２酸化シリコン層２の部分を介して基
板１にインプラントされる。ホウ素はＩ Ｘ １０”乃
至１×１０１４イオン／ｄの濃度で、約４０ｅＶの加速
電圧でインプラントされる。ホウ素のインプランテーシ
ョンはパターン・マスクの両側にインプラント・フィー
ルド領域を形成する。次にエッチされたホトレジスト層
４Ａがエッチされた窒化シリコン層３Ａから除去され、
第１Ｄ図に示した構造が形成される。 。
エッチされたホトレジスト層４Ａの除去に続いて、窒化
シリコンのスペーサ材料Ｍ（図示せず）が、エッチされ
た窒化シリコン１３Ａ上及び窒化シリコンＪ５３Ａによ
ってマスクされていない酸化シリコン層２の部分の上に
付着される。次に窒化シリコンのスペーサ材料層が通常
の方法によって異方性エッチされ、第１Ｅ図に示すよう
に、エッチされた窒化シリコン層３Ａの側壁に残った窒
化シリコン・スペーサ７を含む構造が形成される。
シリコンのスペーサ材料Ｍ（図示せず）が、エッチされ
た窒化シリコン１３Ａ上及び窒化シリコンＪ５３Ａによ
ってマスクされていない酸化シリコン層２の部分の上に
付着される。次に窒化シリコンのスペーサ材料層が通常
の方法によって異方性エッチされ、第１Ｅ図に示すよう
に、エッチされた窒化シリコン層３Ａの側壁に残った窒
化シリコン・スペーサ７を含む構造が形成される。
これ等のスペーサの各々の長さＱは０．０５乃至０．０
７５μｍである。スペーサ７はエッチされた窒化シリコ
ン層の長さをＯ，ｌ乃至０．１５μｍ（２Ｘ０．０５乃
至２ｘ０．０７５）だけ増大する。さらに重要なことは
、スペーサ７は拡大された窒化シリコン層の下にフィー
ルド・インプラント領域を与える効果があることである
。それは窒化シリコンのスペーサ７がインプラント領域
５に重畳しているからである。
７５μｍである。スペーサ７はエッチされた窒化シリコ
ン層の長さをＯ，ｌ乃至０．１５μｍ（２Ｘ０．０５乃
至２ｘ０．０７５）だけ増大する。さらに重要なことは
、スペーサ７は拡大された窒化シリコン層の下にフィー
ルド・インプラント領域を与える効果があることである
。それは窒化シリコンのスペーサ７がインプラント領域
５に重畳しているからである。
スペーサ７の形成の後に、基板１は通常の方法によって
酸化され、第３図の構造が形成される。
酸化され、第３図の構造が形成される。
第３図で、遷移領域６は第２図の従来の構造のフィール
ド領域の濃度と比較して、高濃度のフィールド領域９を
与える。さらに具体的には、基板酸化期間のフィールド
領域の横方向拡散の効果はスペーサ７を使用することに
よって最小にされる。
ド領域の濃度と比較して、高濃度のフィールド領域９を
与える。さらに具体的には、基板酸化期間のフィールド
領域の横方向拡散の効果はスペーサ７を使用することに
よって最小にされる。
エッチされた窒化シリコン層３Ａに加えられるスペーサ
の長さは基板酸化期間の横方向拡散効果を減少する。そ
れはエッチされた酸化シリコン層３Ａ及び窒化シリコン
のスペーサ７を含む長くなった酸化防止層１０が基板を
酸化する前に形成されているからである。従って、本発
明の方法では。
の長さは基板酸化期間の横方向拡散効果を減少する。そ
れはエッチされた酸化シリコン層３Ａ及び窒化シリコン
のスペーサ７を含む長くなった酸化防止層１０が基板を
酸化する前に形成されているからである。従って、本発
明の方法では。
遷移領域の放射線誘導電圧シフトの生じ易さを減少する
のに十分なインプラント領域を有する半導体の遷移領域
が与えられる。
のに十分なインプラント領域を有する半導体の遷移領域
が与えられる。
第４図に示したように、本発明の第２の実施例では、ス
ペーサ７の形成に続いて、第２のスペーサ８の組が形成
される。窒化シリコン・スペーサ材料の第２の層（図示
せず）がエッチされた酸化物層３Ａ、スペーサ７及び層
３Ａもしくはスペーサ７によって覆われていない部分上
に付着される。
ペーサ７の形成に続いて、第２のスペーサ８の組が形成
される。窒化シリコン・スペーサ材料の第２の層（図示
せず）がエッチされた酸化物層３Ａ、スペーサ７及び層
３Ａもしくはスペーサ７によって覆われていない部分上
に付着される。
次に窒化シリコンの第２の層が異方性エッチされ、各々
の長さＱ工が０．０５乃至０．０７５μｍの第２のスペ
ーサが形成される。スペーサ８は窒化シリコン層３Ａ及
びスペーサ７より成る既存の窒化シリコン層の下にさら
に長いフィールド・インプラント領域５を与える効果を
有する。それは第２のスペーサ８もフィールド領域５に
重畳しているからである。基板を酸化した場合、フィー
ルド領域の横方向拡散効果がさらに減少し、遷移領域６
にさらに十分な濃度を与えることが保証される。
の長さＱ工が０．０５乃至０．０７５μｍの第２のスペ
ーサが形成される。スペーサ８は窒化シリコン層３Ａ及
びスペーサ７より成る既存の窒化シリコン層の下にさら
に長いフィールド・インプラント領域５を与える効果を
有する。それは第２のスペーサ８もフィールド領域５に
重畳しているからである。基板を酸化した場合、フィー
ルド領域の横方向拡散効果がさらに減少し、遷移領域６
にさらに十分な濃度を与えることが保証される。
第２のスペーサ８の組は、スペーサ材料の第１の層を形
成する際に、第１のスペーサ７の長さを単に長くするの
ではなく、別個の段階として形成された。それはスペー
サの長さが各々約０．０７５μｍよりも大きくなるとス
ペーサが応力によって割れるか、又は基板の酸化時に基
板を変形するからである。しかしながら上述のようにし
て第２のスペーサの組を形成すると基板酸化の際も適切
な安定性が保持される。
成する際に、第１のスペーサ７の長さを単に長くするの
ではなく、別個の段階として形成された。それはスペー
サの長さが各々約０．０７５μｍよりも大きくなるとス
ペーサが応力によって割れるか、又は基板の酸化時に基
板を変形するからである。しかしながら上述のようにし
て第２のスペーサの組を形成すると基板酸化の際も適切
な安定性が保持される。
本発明の第３の実施例では、上述の実施例のスペーサ７
もしくは８（もしくはその両方）をホウ素をドープした
酸化物のようなドープト酸化物スペーサ材料から形成し
て、遷移領域中に追加のドーパントを与える。さらに具
体的にいうと、ドープト・スペーサ材料をエッチした後
に、このようにして形成された結果のホウ素ドープト・
スペーサは基板の酸化時にホウ素を遷移領域中に拡散し
、遷移領域のドーパントの濃度を増大する。こ＼で説明
したドープト・スペーサは遷移領域中にドーパントを与
える以外に他の応用にも使用できる。
もしくは８（もしくはその両方）をホウ素をドープした
酸化物のようなドープト酸化物スペーサ材料から形成し
て、遷移領域中に追加のドーパントを与える。さらに具
体的にいうと、ドープト・スペーサ材料をエッチした後
に、このようにして形成された結果のホウ素ドープト・
スペーサは基板の酸化時にホウ素を遷移領域中に拡散し
、遷移領域のドーパントの濃度を増大する。こ＼で説明
したドープト・スペーサは遷移領域中にドーパントを与
える以外に他の応用にも使用できる。
たとえば本発明のドープト・スペーサ形成方法を使用し
て、チャネレ・ストップもしくは拡散ポケットを形成で
きる。
て、チャネレ・ストップもしくは拡散ポケットを形成で
きる。
本発明の方法はＣＭＯ８装置への応用に容易に変更でき
ることは明らかであろう。ＣＭＯ５の製造では、フィー
ルド・インプラント領域がＰ型半導体基板のｎ型の井戸
領域へ拡散するのを防止されなければならない。この防
止はイオン・インプランテーションの時にｎ型井戸領域
をマスクすることによって行われる。ｎ型井戸領域をフ
ィールド・インプラントからマスクすると、上述のよう
に本発明の方法を使用して、装置の遷移領域のフィール
ド・インプラント領域の濃度を高めることができる。
ることは明らかであろう。ＣＭＯ５の製造では、フィー
ルド・インプラント領域がＰ型半導体基板のｎ型の井戸
領域へ拡散するのを防止されなければならない。この防
止はイオン・インプランテーションの時にｎ型井戸領域
をマスクすることによって行われる。ｎ型井戸領域をフ
ィールド・インプラントからマスクすると、上述のよう
に本発明の方法を使用して、装置の遷移領域のフィール
ド・インプラント領域の濃度を高めることができる。
Ｆ８発明の効果
本発明に従えば、放射線に耐性のある半導体装置を形成
する改良方法が与えられる。
する改良方法が与えられる。
第１Ａ図乃至第１Ｅ図は本発明の方法の好ましい実施例
の種々の工程を示す断面図である。 第２図は従来の方法を使用して製造された従来の半導体
装置の断面図である。 第３図は本発明の方法によって製造した半導体構造の断
面図である。 第４図は本発明の第２の実施例に従って、第２のスペー
サを追加する工程を示した断面図である。 １・・・半導体基板、２・・・酸化シリコン層、３・・
・酸化防止（窒化シリコン）層、４・・・ホトレジスト
層、５・・・フィールド・インプラント領域、６・・・
遷移領域、７・・・スペーサ、８・・・第２のスペーサ
、９・・・高濃度のフィールド領域、１０・・・酸化防
止層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗 （外１名） １ ・・シ１コ〉氷木良 ３−・・語突イζ訛ろ一止一４− １０−ｍ＆′ｔ：”４ 邦圓 ！Ｆ、４田
の種々の工程を示す断面図である。 第２図は従来の方法を使用して製造された従来の半導体
装置の断面図である。 第３図は本発明の方法によって製造した半導体構造の断
面図である。 第４図は本発明の第２の実施例に従って、第２のスペー
サを追加する工程を示した断面図である。 １・・・半導体基板、２・・・酸化シリコン層、３・・
・酸化防止（窒化シリコン）層、４・・・ホトレジスト
層、５・・・フィールド・インプラント領域、６・・・
遷移領域、７・・・スペーサ、８・・・第２のスペーサ
、９・・・高濃度のフィールド領域、１０・・・酸化防
止層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗 （外１名） １ ・・シ１コ〉氷木良 ３−・・語突イζ訛ろ一止一４− １０−ｍ＆′ｔ：”４ 邦圓 ！Ｆ、４田
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板の表面上に絶縁層を形成する段階と、 （ｂ）上記絶縁層上に酸化防止層を付着する段階と、 （ｃ）上記基板の活性領域となるべき領域に上記酸化防
止層を残すように上記酸化防止層を選択的にエッチング
する段階と、 （ｄ）上記半導体基板のフィールド領域にイオンをイン
プラントする段階と、 （ｅ）上記エッチングされた酸化防止層の側面に接して
上記絶縁層上にスペーサを形成する段階と、 （ｆ）上記半導体基板を酸化する段階とを有する、半導
体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/114,933 US4814290A (en) | 1987-10-30 | 1987-10-30 | Method for providing increased dopant concentration in selected regions of semiconductor devices |
| US114933 | 1987-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137645A true JPH01137645A (ja) | 1989-05-30 |
Family
ID=22358342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233849A Pending JPH01137645A (ja) | 1987-10-30 | 1988-09-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4814290A (ja) |
| EP (1) | EP0313777A3 (ja) |
| JP (1) | JPH01137645A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| US6511893B1 (en) | 1998-05-05 | 2003-01-28 | Aeroflex Utmc Microelectronics, Inc. | Radiation hardened semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165537A (en) * | 1979-06-11 | 1980-12-24 | Matsushita Electric Ind Co Ltd | Method of manufacturing temperature fuse |
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
| JPS59121850A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6057702A (ja) * | 1983-08-03 | 1985-04-03 | ジヤン・クロ−ド・ル・ガル | 船舶用三軸型アンテナ架台 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751722A (en) * | 1971-04-30 | 1973-08-07 | Standard Microsyst Smc | Mos integrated circuit with substrate containing selectively formed resistivity regions |
| US3966514A (en) * | 1975-06-30 | 1976-06-29 | Ibm Corporation | Method for forming dielectric isolation combining dielectric deposition and thermal oxidation |
| JPS5442987A (en) * | 1977-09-10 | 1979-04-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS54116185A (en) * | 1978-03-01 | 1979-09-10 | Fujitsu Ltd | Manufacture for semiconductor device |
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
| JPS54121684A (en) * | 1978-03-14 | 1979-09-20 | Fujitsu Ltd | Manufacture of semkconductor device |
| JPS56137650A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Manufacture of semiconductor device |
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| US4404579A (en) * | 1980-10-28 | 1983-09-13 | Inc. Motorola | Semiconductor device having reduced capacitance and method of fabrication thereof |
| US4373965A (en) * | 1980-12-22 | 1983-02-15 | Ncr Corporation | Suppression of parasitic sidewall transistors in locos structures |
| JPS5840839A (ja) * | 1981-09-04 | 1983-03-09 | Toshiba Corp | 半導体装置の製造方法 |
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| JPS59165434A (ja) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59224141A (ja) * | 1983-06-03 | 1984-12-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4523890A (en) * | 1983-10-19 | 1985-06-18 | General Motors Corporation | End seal for turbine blade base |
| US4534824A (en) * | 1984-04-16 | 1985-08-13 | Advanced Micro Devices, Inc. | Process for forming isolation slots having immunity to surface inversion |
| US4569117A (en) * | 1984-05-09 | 1986-02-11 | Texas Instruments Incorporated | Method of making integrated circuit with reduced narrow-width effect |
| US4561172A (en) * | 1984-06-15 | 1985-12-31 | Texas Instruments Incorporated | Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions |
| NL8402859A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. |
| US4577394A (en) * | 1984-10-01 | 1986-03-25 | National Semiconductor Corporation | Reduction of field oxide encroachment in MOS fabrication |
-
1987
- 1987-10-30 US US07/114,933 patent/US4814290A/en not_active Expired - Fee Related
-
1988
- 1988-09-09 EP EP19880114739 patent/EP0313777A3/en not_active Withdrawn
- 1988-09-20 JP JP63233849A patent/JPH01137645A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165537A (en) * | 1979-06-11 | 1980-12-24 | Matsushita Electric Ind Co Ltd | Method of manufacturing temperature fuse |
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
| JPS59121850A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6057702A (ja) * | 1983-08-03 | 1985-04-03 | ジヤン・クロ−ド・ル・ガル | 船舶用三軸型アンテナ架台 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4814290A (en) | 1989-03-21 |
| EP0313777A3 (en) | 1991-10-23 |
| EP0313777A2 (en) | 1989-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5342796A (en) | Method for controlling gate size for semiconduction process | |
| JPH07201974A (ja) | 半導体装置の製造方法 | |
| US4252574A (en) | Low leakage N-channel SOS transistors and method of making them | |
| JP3200701B2 (ja) | 半導体装置の構造及び製造方法 | |
| US6855618B2 (en) | Radiation hardened semiconductor device | |
| US5536670A (en) | Process for making a buried bit line memory cell | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6090682A (en) | Isolation film of semiconductor device and method for fabricating the same comprising a lower isolation film with a upper isolation film formed on top | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| JPS59224141A (ja) | 半導体装置の製造方法 | |
| US7446377B2 (en) | Transistors and manufacturing methods thereof | |
| KR100632043B1 (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| JP3035996B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3253992B2 (ja) | 半導体装置およびその製造方法 | |
| KR100225383B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH07169961A (ja) | 半導体装置およびその製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH10163490A (ja) | トランジスタの製造方法 | |
| KR19990042478A (ko) | 반도체 소자 형성방법 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH04290471A (ja) | 半導体装置の製造方法 | |
| JPH022171A (ja) | 集積回路の製造方法 | |
| KR19980048775A (ko) | 반도체 메모리 장치의 트윈 우물영역 제조 방법 |