JP3253992B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3253992B2 JP3253992B2 JP31799691A JP31799691A JP3253992B2 JP 3253992 B2 JP3253992 B2 JP 3253992B2 JP 31799691 A JP31799691 A JP 31799691A JP 31799691 A JP31799691 A JP 31799691A JP 3253992 B2 JP3253992 B2 JP 3253992B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon
- ion
- insulating layer
- body contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、高濃度イオン注入に
より形成されるＳＯＩ（Silicon On Insulator）構造を
有する半導体装置およびその製造方法に関するもので、
特にＳＯＩ基板上にＭＯＳＦＥＴを形成する場合におけ
るボディコンタクト（ＭＯＳＦＥＴのゲート電極下部の
チャネル領域の電位を一定の値に固定する）の形成に係
る。
より形成されるＳＯＩ（Silicon On Insulator）構造を
有する半導体装置およびその製造方法に関するもので、
特にＳＯＩ基板上にＭＯＳＦＥＴを形成する場合におけ
るボディコンタクト（ＭＯＳＦＥＴのゲート電極下部の
チャネル領域の電位を一定の値に固定する）の形成に係
る。
【０００２】
【従来の技術】酸素イオン注入によるＳＯＩ基板上にＭ
ＯＳＦＥＴを形成した場合において、ゲート電極下のチ
ャネル領域に埋め込み絶縁層形成用イオンを注入しない
埋め込み絶縁層形成用イオン非注入領域を設けてボディ
コンタクトを形成した例について図４を用いて説明す
る。
ＯＳＦＥＴを形成した場合において、ゲート電極下のチ
ャネル領域に埋め込み絶縁層形成用イオンを注入しない
埋め込み絶縁層形成用イオン非注入領域を設けてボディ
コンタクトを形成した例について図４を用いて説明す
る。
【０００３】まず、図４（ａ）に示すように、シリコン
単結晶基板３２の（１００）表面３２Ａに絶縁物によっ
てイオン注入のための注入マスク３４を設け、シリコン
単結晶基板３２の（１００）表面３２Ａに酸素イオンビ
ーム３６を例えばエネルギー１８０ｋｅＶ，ドーズ量２
×１０18ｃｍ-2の条件で注入する。その後、窒素雰囲気
中で１１５０℃，２時間の条件でアニールし、注入マス
ク３４を除去した後の状態を示すのが図４（ｂ）であ
る。注入マスク３４の無い部分には埋め込み酸化膜（埋
め込み絶縁層）３８が形成され、その上部にはシリコン
単結晶基板３２の一部よりなる表面シリコン層３９が残
る。ところで、埋め込み酸化膜３８が形成されると体積
膨張が生じ、埋め込み酸化膜３８が形成されていない部
分との間、つまり注入マスク３４のエッジ付近にエッジ
ガターと呼ばれる欠陥が発生する。
単結晶基板３２の（１００）表面３２Ａに絶縁物によっ
てイオン注入のための注入マスク３４を設け、シリコン
単結晶基板３２の（１００）表面３２Ａに酸素イオンビ
ーム３６を例えばエネルギー１８０ｋｅＶ，ドーズ量２
×１０18ｃｍ-2の条件で注入する。その後、窒素雰囲気
中で１１５０℃，２時間の条件でアニールし、注入マス
ク３４を除去した後の状態を示すのが図４（ｂ）であ
る。注入マスク３４の無い部分には埋め込み酸化膜（埋
め込み絶縁層）３８が形成され、その上部にはシリコン
単結晶基板３２の一部よりなる表面シリコン層３９が残
る。ところで、埋め込み酸化膜３８が形成されると体積
膨張が生じ、埋め込み酸化膜３８が形成されていない部
分との間、つまり注入マスク３４のエッジ付近にエッジ
ガターと呼ばれる欠陥が発生する。
【０００４】このエッジガター部４０を有する表面シリ
コン層３９の部分を含んでシリコン単結晶基板３２上
に、図４（ｃ）に示すように、ＭＯＳＦＥＴ４１を形成
する。ＭＯＳＦＥＴ４１の形成は通常のプロセスであ
り、活性領域を周辺絶縁物領域４２で分離し、ソース・
ドレイン領域４４を形成した後、ゲート酸化膜４６とポ
リシリコンゲート電極４８とを設け、絶縁膜５０を堆積
した後アルミ配線５２を形成する。５４はＭＯＳＦＥＴ
４１のゲート電極下のチャネル部に設けられたボディコ
ンタクト部である。
コン層３９の部分を含んでシリコン単結晶基板３２上
に、図４（ｃ）に示すように、ＭＯＳＦＥＴ４１を形成
する。ＭＯＳＦＥＴ４１の形成は通常のプロセスであ
り、活性領域を周辺絶縁物領域４２で分離し、ソース・
ドレイン領域４４を形成した後、ゲート酸化膜４６とポ
リシリコンゲート電極４８とを設け、絶縁膜５０を堆積
した後アルミ配線５２を形成する。５４はＭＯＳＦＥＴ
４１のゲート電極下のチャネル部に設けられたボディコ
ンタクト部である。
【０００５】
【発明が解決しようとする課題】従来例では、埋め込み
酸化膜３８を形成するための埋め込み絶縁層形成用イオ
ン注入領域と埋め込み絶縁層形成用イオン非注入領域
（ボディコンタクト用）との境界（注入の境界）および
エッジガター部４０は、ＭＯＳＦＥＴ４１のゲート電極
下のうちソース・ドレイン領域間の最短チャネルを完全
に横切る形となる。このエッジガター部４０は、体積膨
脹の差によるシリコン自体の変形が生じており、また注
入マスク３４のマスクエッジからのイオンの回り込みに
よる照射損傷を受けるとともに高濃度の不純物が存在す
る。エッジガター部４０はこのことにより抵抗が高く、
このエッジガター部４０がチャネルを横切る形でボディ
コンタクトをとると、ＭＯＳＦＥＴ４１自体の性能が損
なわれる。
酸化膜３８を形成するための埋め込み絶縁層形成用イオ
ン注入領域と埋め込み絶縁層形成用イオン非注入領域
（ボディコンタクト用）との境界（注入の境界）および
エッジガター部４０は、ＭＯＳＦＥＴ４１のゲート電極
下のうちソース・ドレイン領域間の最短チャネルを完全
に横切る形となる。このエッジガター部４０は、体積膨
脹の差によるシリコン自体の変形が生じており、また注
入マスク３４のマスクエッジからのイオンの回り込みに
よる照射損傷を受けるとともに高濃度の不純物が存在す
る。エッジガター部４０はこのことにより抵抗が高く、
このエッジガター部４０がチャネルを横切る形でボディ
コンタクトをとると、ＭＯＳＦＥＴ４１自体の性能が損
なわれる。
【０００６】したがって、この発明の目的は、ＭＯＳＦ
ＥＴの性能を損なうことなくチャネル領域にボディコン
タクトを設けることができる半導体装置およびその製造
方法を提供することである。
ＥＴの性能を損なうことなくチャネル領域にボディコン
タクトを設けることができる半導体装置およびその製造
方法を提供することである。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、埋め込み絶縁層形成用のイオン注入に
より、シリコン・オン・インシュレータ基板の表面シリ
コン層の下方に埋め込み絶縁層を設ける工程と、前記シ
リコン・オン・インシュレータ基板の上方に、ソース領
域とドレイン領域とを備えたシリコン活性領域を有する
ＭＯＳＦＥＴを形成する工程とを含む半導体装置の製造
方法であって、前記イオン注入を行うイオン注入領域
と、前記イオン注入領域の側方に配されたイオン非注入
領域との境界を、前記ソース領域と前記ドレイン領域と
の間の最短チャネルの下方を除いた箇所に位置させ、前
記イオン非注入領域において、前記シリコン活性領域の
うちのチャネル領域と下層シリコン層とのボディコンタ
クトをとらせることを特徴とする。請求項２記載の半導
体装置の製造方法は、請求項１記載の半導体装置の製造
方法において、シリコン活性領域をゲート電極コンタク
ト部まで延長し、その延長した部位にボディコンタクト
をとるためのイオン非注入領域を設けることを特徴とす
る。請求項３記載の半導体装置は、埋め込み絶縁層およ
びエッジガター部を有するシリコン・オン・インシュレ
ータ基板と、前記シリコン・オン・インシュレータ基板
の上方に形成された、ソース領域とドレイン領域とを備
えたシリコン活性領域を有するＭＯＳＦＥＴとを具備す
る半導体装置であって、前記エッジガター部が、前記ソ
ース領域と前記ドレイン領域との間の最短チャネルを通
過しないこと、および、前記シリコン活性領域が、前記
埋め込み絶縁層の上方以外の箇所に延長された延長部位
を有し、前記延長部位の下方において、前記シリコン活
性領域のうちのチャネル領域と前記シリコン・オン・イ
ンシュレータ基板のシリコンとのボディコンタクトをと
ることを特徴とする。
置の製造方法は、埋め込み絶縁層形成用のイオン注入に
より、シリコン・オン・インシュレータ基板の表面シリ
コン層の下方に埋め込み絶縁層を設ける工程と、前記シ
リコン・オン・インシュレータ基板の上方に、ソース領
域とドレイン領域とを備えたシリコン活性領域を有する
ＭＯＳＦＥＴを形成する工程とを含む半導体装置の製造
方法であって、前記イオン注入を行うイオン注入領域
と、前記イオン注入領域の側方に配されたイオン非注入
領域との境界を、前記ソース領域と前記ドレイン領域と
の間の最短チャネルの下方を除いた箇所に位置させ、前
記イオン非注入領域において、前記シリコン活性領域の
うちのチャネル領域と下層シリコン層とのボディコンタ
クトをとらせることを特徴とする。請求項２記載の半導
体装置の製造方法は、請求項１記載の半導体装置の製造
方法において、シリコン活性領域をゲート電極コンタク
ト部まで延長し、その延長した部位にボディコンタクト
をとるためのイオン非注入領域を設けることを特徴とす
る。請求項３記載の半導体装置は、埋め込み絶縁層およ
びエッジガター部を有するシリコン・オン・インシュレ
ータ基板と、前記シリコン・オン・インシュレータ基板
の上方に形成された、ソース領域とドレイン領域とを備
えたシリコン活性領域を有するＭＯＳＦＥＴとを具備す
る半導体装置であって、前記エッジガター部が、前記ソ
ース領域と前記ドレイン領域との間の最短チャネルを通
過しないこと、および、前記シリコン活性領域が、前記
埋め込み絶縁層の上方以外の箇所に延長された延長部位
を有し、前記延長部位の下方において、前記シリコン活
性領域のうちのチャネル領域と前記シリコン・オン・イ
ンシュレータ基板のシリコンとのボディコンタクトをと
ることを特徴とする。
【０００８】
【０００９】
【作用】ＳＯＩ基板の形成に用いる埋め込み絶縁層形成
用イオン注入の境界がＳＯＩ基板上のＭＯＳＦＥＴを構
成するシリコン活性領域のうちのソース・ドレインの最
短チャネルを通過すると抵抗の高いエッジガター部に起
因するトランジスタ特性の劣化が生じるが、埋め込み絶
縁層形成用イオン注入領域と埋め込み絶縁層形成用イオ
ン非注入領域との境界が前記ＭＯＳＦＥＴを構成するシ
リコン活性領域のうちのソース・ドレイン間の最短チャ
ネルを通過しないようにして、シリコン活性領域のうち
のチャネル領域の下に埋め込み絶縁層形成用イオン非注
入領域を設けてチャネル領域にボディコンタクトを設け
ているので、上記のようなエッジガター部に起因するト
ランジスタ特性の劣化を生じることなく、特別な配線無
しでチャネル領域にボディコンタクトを形成することが
可能となる。
用イオン注入の境界がＳＯＩ基板上のＭＯＳＦＥＴを構
成するシリコン活性領域のうちのソース・ドレインの最
短チャネルを通過すると抵抗の高いエッジガター部に起
因するトランジスタ特性の劣化が生じるが、埋め込み絶
縁層形成用イオン注入領域と埋め込み絶縁層形成用イオ
ン非注入領域との境界が前記ＭＯＳＦＥＴを構成するシ
リコン活性領域のうちのソース・ドレイン間の最短チャ
ネルを通過しないようにして、シリコン活性領域のうち
のチャネル領域の下に埋め込み絶縁層形成用イオン非注
入領域を設けてチャネル領域にボディコンタクトを設け
ているので、上記のようなエッジガター部に起因するト
ランジスタ特性の劣化を生じることなく、特別な配線無
しでチャネル領域にボディコンタクトを形成することが
可能となる。
【００１０】
【実施例】以下、この発明の一実施例を図面を参照しな
がら説明する。以下にシリコン単結晶基板（１００）面
に注入マスクを設けて窒素イオンを注入した後、ｎ型Ｍ
ＯＳＦＥＴを形成した実施例について図１ないし図３を
用いて説明する。
がら説明する。以下にシリコン単結晶基板（１００）面
に注入マスクを設けて窒素イオンを注入した後、ｎ型Ｍ
ＯＳＦＥＴを形成した実施例について図１ないし図３を
用いて説明する。
【００１１】まず、図１（ａ）の平面図および同図
（ｂ）の断面図に示すように、シリコン単結晶基板２の
（１００）表面２Ａに絶縁層、例えばＣＶＤＳｉＯ2 層
を堆積した後、ＣＶＤＳｉＯ2 層をエッチングして被注
入領域が前記ＣＶＤＳｉＯ2 層により取り囲まれる形に
注入マスク４を形成する。被注入領域が注入マスク４で
取り囲まれることにより、マスク角部３において発生す
る表面シリコン層２Ａの割れを防止することができる。
（ｂ）の断面図に示すように、シリコン単結晶基板２の
（１００）表面２Ａに絶縁層、例えばＣＶＤＳｉＯ2 層
を堆積した後、ＣＶＤＳｉＯ2 層をエッチングして被注
入領域が前記ＣＶＤＳｉＯ2 層により取り囲まれる形に
注入マスク４を形成する。被注入領域が注入マスク４で
取り囲まれることにより、マスク角部３において発生す
る表面シリコン層２Ａの割れを防止することができる。
【００１２】このように注入マスク４を形成した後、シ
リコン単結晶基板２の（１００）表面２Ａから窒素イオ
ンビーム５を照射する。この照射は例えばエネルギー１
５０ｋｅＶ，ドーズ量１．５×１０18ｃｍ-2で行う。こ
のようなイオン注入を行うと、図２（ａ）の平面図およ
び同図（ｂ）の断面図に示すように、注入マスク４の無
い部分にはシリコン単結晶基板２の内部に埋め込み窒化
膜（埋め込み絶縁層）７が形成され、その上部にはシリ
コン単結晶基板２の一部からなる表面シリコン層９が残
る。また、埋め込み窒化膜７の形成時に同時に体積膨張
が生じるため、注入マスク４のエッジ部分には、引き伸
ばされて変形したエッジガター部１０が発生する。エッ
ジガター部１０は、従来例で述べたように、シリコン自
体の変形とともに多くの注入に伴う欠陥が内在してお
り、甚だしい場合は断線に至る。ただし、この実施例中
で述べている窒素イオンビームを用いると、以下の理由
で酸素イオンビームを用いた場合（従来例）と比べて体
積膨張が少なく、エッジガターの程度が小さい。
リコン単結晶基板２の（１００）表面２Ａから窒素イオ
ンビーム５を照射する。この照射は例えばエネルギー１
５０ｋｅＶ，ドーズ量１．５×１０18ｃｍ-2で行う。こ
のようなイオン注入を行うと、図２（ａ）の平面図およ
び同図（ｂ）の断面図に示すように、注入マスク４の無
い部分にはシリコン単結晶基板２の内部に埋め込み窒化
膜（埋め込み絶縁層）７が形成され、その上部にはシリ
コン単結晶基板２の一部からなる表面シリコン層９が残
る。また、埋め込み窒化膜７の形成時に同時に体積膨張
が生じるため、注入マスク４のエッジ部分には、引き伸
ばされて変形したエッジガター部１０が発生する。エッ
ジガター部１０は、従来例で述べたように、シリコン自
体の変形とともに多くの注入に伴う欠陥が内在してお
り、甚だしい場合は断線に至る。ただし、この実施例中
で述べている窒素イオンビームを用いると、以下の理由
で酸素イオンビームを用いた場合（従来例）と比べて体
積膨張が少なく、エッジガターの程度が小さい。
【００１３】 密度が大きい。 ストイキオメトリ（化学量論的組成）に要する窒素
量が少ないため、注入ドーズ量を小さくできる。 このシリコン単結晶基板２の熱処理は、例えばＮ2 中１
１５０℃，２時間の条件で行う。
量が少ないため、注入ドーズ量を小さくできる。 このシリコン単結晶基板２の熱処理は、例えばＮ2 中１
１５０℃，２時間の条件で行う。
【００１４】このようにして形成されたＳＯＩ基板（埋
め込み窒化膜７の形成後のシリコン単結晶基板２）にＭ
ＯＳＦＥＴを構成する際、図３（ａ）の平面図および同
図（ｂ）の断面図に示すように以下の点を特徴として行
う。 ＬＯＣＯＳ領域１２により分離されたシリコン活性
領域２６の一部を凸部１９とし埋め込み窒化膜７の無い
領域に設ける。
め込み窒化膜７の形成後のシリコン単結晶基板２）にＭ
ＯＳＦＥＴを構成する際、図３（ａ）の平面図および同
図（ｂ）の断面図に示すように以下の点を特徴として行
う。 ＬＯＣＯＳ領域１２により分離されたシリコン活性
領域２６の一部を凸部１９とし埋め込み窒化膜７の無い
領域に設ける。
【００１５】 エッジガター部１０はソース・ドレイ
ン領域１４の最短チャネルを通過しないようにする。つ
まり、ＭＯＳＦＥＴのチャネル領域は、矩形のシリコン
活性領域２６を縦断するように設け、その両側にソース
・ドレイン領域１４を設け、チャネル領域をエッジガタ
ー部１０の外側まで延長した状態に凸部１９を設けてい
る。
ン領域１４の最短チャネルを通過しないようにする。つ
まり、ＭＯＳＦＥＴのチャネル領域は、矩形のシリコン
活性領域２６を縦断するように設け、その両側にソース
・ドレイン領域１４を設け、チャネル領域をエッジガタ
ー部１０の外側まで延長した状態に凸部１９を設けてい
る。
【００１６】 シリコン活性領域２６の凸部１９はポ
リシリコンゲート電極１８の下部に設けてソース・ドレ
イン領域１４への高濃度のイオン注入時のイオンを自己
整合的に防ぐ。なお、１６はゲート酸化膜、２４は凸部
１９に設けたボディコンタクト部である。２８はアルミ
配線系とのコンタクトホール部である。
リシリコンゲート電極１８の下部に設けてソース・ドレ
イン領域１４への高濃度のイオン注入時のイオンを自己
整合的に防ぐ。なお、１６はゲート酸化膜、２４は凸部
１９に設けたボディコンタクト部である。２８はアルミ
配線系とのコンタクトホール部である。
【００１７】以上のようにＭＯＳＦＥＴを形成すると、
抵抗の大きいエッジガター部１０がソース・ドレイン領
域１４間の最短チャネルを通過しないため、ＭＯＳＦＥ
Ｔの性能を損うことなく凸部１９を介して、配線無しに
ボディコンタクト部２４を設けることができる。また、
ポリシリコンゲート電極１８とアルミ配線系とのコンタ
クト設置部の下部に凸部１９とそれに伴うボディコンタ
クト部２４を設けたことにより、デッドスペースの利用
となり、面積的に影響を与えずにボディコンタクトを形
成することができる。
抵抗の大きいエッジガター部１０がソース・ドレイン領
域１４間の最短チャネルを通過しないため、ＭＯＳＦＥ
Ｔの性能を損うことなく凸部１９を介して、配線無しに
ボディコンタクト部２４を設けることができる。また、
ポリシリコンゲート電極１８とアルミ配線系とのコンタ
クト設置部の下部に凸部１９とそれに伴うボディコンタ
クト部２４を設けたことにより、デッドスペースの利用
となり、面積的に影響を与えずにボディコンタクトを形
成することができる。
【００１８】
【発明の効果】この発明によれば、ＳＯＩ基板上のＭＯ
ＳＦＥＴの性能を損うことなく、配線などの仲介なしに
チャネル領域にボディコンタクト部を設けることが可能
となる。また、ボディコンタクト部をゲート電極上のア
ルミ配線系とのコンタクトホール部の下部に設ければ、
デバイス面積に全く影響を与えずにボディコンタクト部
を設置し得る。
ＳＦＥＴの性能を損うことなく、配線などの仲介なしに
チャネル領域にボディコンタクト部を設けることが可能
となる。また、ボディコンタクト部をゲート電極上のア
ルミ配線系とのコンタクトホール部の下部に設ければ、
デバイス面積に全く影響を与えずにボディコンタクト部
を設置し得る。
【図１】（ａ）はこの発明の一実施例の半導体装置およ
びその製造方法を示す第１工程の平面図、（ｂ）は同じ
く第１工程の断面図である。
びその製造方法を示す第１工程の平面図、（ｂ）は同じ
く第１工程の断面図である。
【図２】（ａ）はこの発明の一実施例の半導体装置およ
びその製造方法を示す第２工程の平面図、（ｂ）は同じ
く第２工程の断面図である。
びその製造方法を示す第２工程の平面図、（ｂ）は同じ
く第２工程の断面図である。
【図３】（ａ）はこの発明の一実施例の半導体装置およ
びその製造方法を示す第３工程の平面図、（ｂ）は同じ
く第３工程の断面図である。
びその製造方法を示す第３工程の平面図、（ｂ）は同じ
く第３工程の断面図である。
【図４】（ａ）〜（ｃ）は半導体装置の従来例を示す工
程順断面図である。
程順断面図である。
２ シリコン単結晶基板 ２Ａ （１００）面 ３ マスク角部 ４ 注入マスク ５ 窒素イオンビーム ７ 埋め込み窒化膜 ９ 表面シリコン層 １０ エッジガター部 １２ ＬＯＣＯＳ領域 １４ ソース・ドレイン領域 １６ ゲート酸化膜 １８ ポリシリコンゲート電極 １９ 凸部 ２４ ボディコンタクト部 ２６ シリコン活性領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786
Claims (3)
- 【請求項１】 埋め込み絶縁層形成用のイオン注入によ
り、シリコン・オン・インシュレータ基板の表面シリコ
ン層の下方に埋め込み絶縁層を設ける工程と、 前記シリコン・オン・インシュレータ基板の上方に、ソ
ース領域とドレイン領域とを備えたシリコン活性領域を
有するＭＯＳＦＥＴを形成する工程とを含む半導体装置
の製造方法であって、 前記イオン注入を行うイオン注入領域と、前記イオン注
入領域の側方に配されたイオン非注入領域との境界を、
前記ソース領域と前記ドレイン領域との間の最短チャネ
ルの下方を除いた箇所に位置させ、 前記イオン非注入領域において、前記シリコン活性領域
のうちのチャネル領域と下層シリコン層とのボディコン
タクトをとらせることを特徴とする半導体装置の製造方
法。 - 【請求項２】 シリコン活性領域をゲート電極コンタク
ト部まで延長し、その延長した部位にボディコンタクト
をとるためのイオン非注入領域を設けることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】埋め込み絶縁層およびエッジガター部を有
するシリコン・オン・インシュレータ基板と、 前記シリコン・オン・インシュレータ基板の上方に形成
された、ソース領域とドレイン領域とを備えたシリコン
活性領域を有するＭＯＳＦＥＴとを具備する半導体装置
であって、 前記エッジガター部が、前記ソース領域と前記ドレイン
領域との間の最短チャネルを通過しないこと、および、 前記シリコン活性領域が、前記埋め込み絶縁層の上方以
外の箇所に延長された延長部位を有し、前記延長部位の
下方において、前記シリコン活性領域のうちのチャネル
領域と前記シリコン・オン・インシュレータ基板のシリ
コンとのボディコンタクトをとることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799691A JP3253992B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799691A JP3253992B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160402A JPH05160402A (ja) | 1993-06-25 |
| JP3253992B2 true JP3253992B2 (ja) | 2002-02-04 |
Family
ID=18094323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31799691A Expired - Fee Related JP3253992B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253992B2 (ja) |
-
1991
- 1991-12-02 JP JP31799691A patent/JP3253992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160402A (ja) | 1993-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2823572B2 (ja) | 集積回路の製造方法 | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| US5688701A (en) | Method of making semiconductor device having a plurality of impurity layers | |
| JPH0557741B2 (ja) | ||
| JP2888749B2 (ja) | トランジスター及びその製造方法 | |
| JPH07326752A (ja) | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPS62155565A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JP3253992B2 (ja) | 半導体装置およびその製造方法 | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6090682A (en) | Isolation film of semiconductor device and method for fabricating the same comprising a lower isolation film with a upper isolation film formed on top | |
| JP3131850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| JP2789998B2 (ja) | 半導体装置 | |
| JPH0642546B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2985845B2 (ja) | 半導体装置およびその製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP2928076B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6211277A (ja) | 半導体集積回路の製造方法 | |
| JPH08204189A (ja) | 半導体装置の製造方法 | |
| JPH04137735A (ja) | 半導体装置およびその製造方法 | |
| JPH0736441B2 (ja) | 縦型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |