JP2823572B2 - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は１つのゲートレベルを有する絶縁されたMOS
トランジスタと、少くとも２つのゲートレベルを有する
要素とを同一の半導体基板上に形成された集積回路の製
造方法に関する。
従来の技術 第1A図〜第1F図は図中左側にMOSトランジスタをまた
右側に２ゲート要素を有する例えばメモリ用の集積回路
を製造する従来の方法を示す。
第1A図は製造過程の第１段階を示し、例えばシリコン
基板である半導体基板１上に酸化ケイ素（以下簡単のた
め酸化物と称する）の薄層２と２つの要素を相互に絶縁
するための厚い酸化物層３とが形成される。
第1B図の過程においては、前記構造上に第１の多結晶
シリコン層４と、第２の酸化物薄膜（又は他の絶縁体薄
層）５と、レジストマスク７で被覆された第２の多結晶
シリコン層６とが形成され、さらにレジストマスク７及
び第２の多結晶シリコン層６を使ってフォトエッチング
がなされメモリ要素及びFETゲートの上側ゲートが画成
される。
第1C図の過程においては先に形成された開口部をマス
クとして使って酸化物層５がエッチングされ、その際酸
化物層８がメモリ要素の２つのゲートの間に、また酸化
物層９がMOSトランジスタゲートの下部に残される。さ
らに、MOSトランジスタ上に残る酸化物層９はMOSトラン
ジスタを形成される領域が酸化過程中でマスクされるか
されないかにより第1A図の過程で形成される層２の一部
によりあるいは第1B図の過程で形成された層５の一部に
より形成される。
第1D図に示す過程においては先に行なわれたエッチン
グ部分をマスクに使って多結晶シリコン４の第１のレベ
ルのフォトエッチングがなされる。このエッチング過程
において多結晶シリコン層４が必要に応じてエッチング
され、またMOSトランジスタ上のシリコン基板がエッチ
ングされてMOSトランジスタのゲート領域の両側には基
板中に凹部が形成される。
次いで第1E図に示すように酸化物層２がエッチングさ
れる。このエッチング過程では多結晶シリコン領域６の
下方の先にエッチングをされたシリコン層8,9がさらに
エッチングされる。第1E図では上部レジスト層７はある
種の技術により第1D図の過程において除去することがで
きるため示されていない。
第1E図の過程の後、普通はイオン注入によりドーピン
グが行われ、メモリ要素のソース及びドレイン領域が形
成される。この過程の後、ゲートを横方向に絶縁する熱
酸化過程が実行される。
発明が解決しようとする問題点 第1F図は再酸化の後におけるMOSトランジスタのゲー
ト領域を示す拡大した概略図である。再酸化の際、酸化
物層９は過剰にエッチングされているため、酸化層が成
長すると共にゲートエッジは持上げられる。同じ現象は
メモリ要素の上側ゲート層６についても生じる。かかる
ゲート領域が上方へ持上がる現象はMOSトランジスタの
場合しきい値電圧に影響し、トランジスタのチャンネル
領域の端において印加電圧が適切に決定されない問題点
を生じる。この問題はメモリ要素の上側ゲートの場合に
はこの上側とその下側のゲートとの間の輸送現象が横フ
ィールドと相関しないためにさほど重要ではない。
また、第1E図の過程の別の問題点としてMOSトランジ
スタのドレイン及びソースのドーピング過程において、
ドレイン及びソース領域中に凹部10が存在するために形
成されるドーピングのプロファイルがチャンネル領域の
端において正しく制御されないことがある。
そこで、本発明の目的はMOSトランジスタと多ゲート
要素とを同時に含む集積回路の製造方法であって、上記
の如き従来技術の問題点を解決した方法を提供すること
にある。
問題点を解決するための手段 上記目的を達成するため、本発明は半導体基板上に絶
縁ゲートMOSトランジスタと、少くとも２ゲート要素を
含む要素とを有する集積回路の製造方法であって、絶縁
領域により各々の要素が形成される領域を絶縁し、前記
多ゲート要素が形成される領域上に第１の絶縁層と第１
ゲーレベルとを形成し、トランジスタ領域及び多ゲート
領域上に第２の絶縁層と、少くとも第２ゲートレベル
と、第１レベルフォトレジストとを形成し；第１層フォ
トレジスト及び第２ゲートレベルをトランジスタ領域及
び多ゲート領域について選ばれたパターンに従ってエッ
チングし；トランジスタ領域に第２層フォトレジストを
被覆し；前記第２層フォトレジストをトランジスタのド
レイン及びソースが形成される領域の中心において選択
的にエッチングし；露出した酸化物領域をエッチング
し、次いで露出したゲート及び基板層をエッチングし；
第２層フォトレジストを除去し；ドレイン及びソース領
域に熱処理の後１回の段階でイオン注入を実行する段階
よりなることを特徴とする方法を提供する。
作用 本発明方法によれば、第1F図において説明したような
ゲートが持上げられる現象を回避でき、また以下に説明
するようなゲート及びドレイン領域として特に興味深
い、通常はLDD（低ドレイン拡散）と称されるチャンネ
ルの端に浅いドーピング領域を有すると共にドレイン及
びソースの接続個所により深くより高濃度にドープされ
た領域を有するプロファイルを得ることができる。
本発明製造方法による他の利点はドーピング過程にお
いて拡散の深さがフィールド酸化物領域の境界に制限さ
れその結果より高い電圧で動作可能なMOSトランジスタ
が得られることにある。
実施例 本発明のこれらの目的、特徴及び利点は以下の図面を
参照した好ましい実施例についての説明より明らかとな
ろう。図面中、同一層あるいは同一部分には同一の参照
符号を付す。また、集積回路の図示の際に通常行われて
いるように、各層の厚さ及び水平方向の長さは同一図面
中においてもまた一の図面と他の図面との間においても
正しい縮尺では示されず、図面の理解を容易にするため
むしろ任意の縮尺で表現されていることに注意すべきで
ある。
第2A図は第1A図〜第1F図に示した従来の製造過程とは
異なった本発明による製造過程の第１段階を示す。より
具体的には、第2A図は従来の第1B図の段階において１ゲ
ートMOSトランジスタに対応する領域上にレジスト層20
を加えた構造を示す。
このレジスト層20はMOSトランジスタに対応する領域
上面に限定されて残るようにエッチングされ、MOSトラ
ンジスタのドレイン及びソースが形成される領域の中心
部に対応する領域21において開口部が形成される。そこ
で、第2A図に示すように、レジストの一部はフィールド
酸化物領域３の縁に重畳すると共にMOSトランジスタの
ゲート領域６に重畳するように残される。フォトレジス
ト20を選択的にエッチングする際は第1B図において使わ
れたレジスト７とは異なったレジストを選んで使っても
あるいは同じレジスト７をあらかじめ例えば紫外線放射
により硬化させて使ってもよい。
次いで、第1D図及び第1E図に示すのと同じ過程が実行
されるが、その際第2B図に示すようにMOSトランジスタ
のドレイン及びソース領域の中心部のみが開口部21にお
いてエッチングされるだけで、ゲート９の酸化物層の横
方向へのエッチングはチャンネル領域の境界部では生じ
ず、前記境界の内側でのみ生じる。
本発明による他の利点は第2C図に示すようにドレイン
及びソース形成のためのイオン注入段階が例えばN+形ド
ーピングをP-形基板に対して行うことにより実行された
場合、注入領域22が例えばメモリである多ゲート要素の
二重ゲート部分の両側に形成され、またMOSトランジス
タのソース及びドレイン領域に２つの部分、すなわちシ
リコン中に注入が直接に実行されて領域21の下方に形成
される深部23と；注入が上に重なる酸化物ゲート層９を
介して行われ、この注入は酸化物層９を貫通しているた
めドープ濃度がより低いチャンネル領域の境界部の浅部
24とよりなる注入領域が形成されることにある。同様な
貫通効果はフィールド酸化物層３の近傍に位置する領域
25においても生じる。
第2C図はまた普通フィールド注入域と称され隣接する
要素間の絶縁を向上させるＰ形注入領域26をフィールド
酸化物層３の下方に示す。本発明方法によれば、層25は
フィールド注入層26の近傍において浅い位置を占める。
かかるドレイン及びソース注入域とフィールド注入域と
の間の距離の増大により、得られるMOSトランジスタの
降伏電圧が増大する。
ゲート領域近傍においてソース及びドレインを形成す
るドープ領域の構造は先にも説明したように従来LDD構
造と呼ばれる構造に対応する。
本発明は様々な変形例をも含む。例えば層20による１
ゲートトランジスタの保護はソース側及びドレイン側に
ついて部分的にのみ行うようにしてもよい。また、以上
の説明は多ゲート要素として２レベルゲートメモリを例
にして説明したが、本発明は１ゲートMOSトランジスタ
と組合わされた他の多ゲート要素についても適用可能で
ある。
要約すると、本発明は絶縁ゲートMOSトランジスタと
二重ゲートメモリ要素とよりなる集積回路を製造する方
法であって：メモリ要素が形成される領域上に第１の絶
縁層（２）と第１のゲートレベル（４）とを形成し；ト
ランジスタ領域及びメモリ領域上に第２の絶縁層（５）
を形成し；前記第１のフォトレジスト層と第２のゲート
レベルとを選ばれたパターンに従ってエッチングし；ト
ランジスタ領域を第２のフォトレジスト層（20）で被覆
する段階よりなる方法に関する。本発明方法はさらに第
２のフォトレジスト層のうちトランジスタのドレインと
ソースとが形成される部分の中心部を選択的にエッチン
グし；露出した酸化物領域をエッチングした後露出した
ゲート及び基板領域をエッチングし；第２のフォトレジ
スト層を除去し；ドレイン及びソースに対してイオン注
入を行う段階を含む。
【図面の簡単な説明】
第1A図〜第1F図は従来の集積回路製造段階を順に示す
図、第2A図〜第2C図は本発明による集積回路製造段階を
順に示す図である。 １……半導体基板、2,3,5,8,9……酸化物層、4,6……多
結晶シリコン層、7,20……レジスト、21……ドレイン及
びソース領域、22……注入領域、23……深部、24……浅
部、25……領域、26……Ｐ形注入領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08 H01L 27/115

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に絶縁ゲートMOSトランジス
    タと多ゲート要素とを含む集積回路の製造方法であっ
    て、 該絶縁ゲートMOSトランジスタが形成される領域と該多
    ゲート要素が形成される領域を絶縁領域（３）によって
    分離し、 該多ゲート要素が形成される領域上に少なくとも一の第
    １の絶縁層（２）と少なくとも一の第１のゲートレベル
    （４）とを形成し、 トランジスタ領域と多ゲート要素領域上に第２の絶縁層
    （５）と、第２のゲートレベル（６）と、第１のフォト
    レジストマスク層（７）とを形成し、 該第１のフォトレジストマスク層と第２のゲートレベル
    とをトランジスタ領域及び多ゲート要素領域についてそ
    れぞれ選ばれたパターンに従ってエッチングし、 トランジスタ領域を第２のフォトレジストマスク層（2
    0）により被覆し、 露出した領域を形成するため該第２のフォトレジストマ
    スク層をトランジスタのドレイン及びソースが形成され
    る部分の中心部において選択的にエッチングし、 トランジスタ領域と多ゲート要素領域の両方の該第２の
    絶縁層の露出した領域を、また次いで多ゲート要素領域
    の露出したゲート領域及びトランジスタ領域の露出した
    基板領域をエッチングし、 第２のフォトレジストマスク層を除去し、 ドレイン及びソースに対するイオン注入を１回の段階で
    実行する段階よりなることを特徴とする方法。
  2. 【請求項２】半導体基板（１）は単結晶シリコン基板で
    あることを特徴とする請求項１記載の方法。
  3. 【請求項３】該ゲートレベルは多結晶シリコンよりなる
    ことを特徴とする請求項２記載の方法。
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