JPS6038861A - 相補型の半導体集積回路装置の製造方法 - Google Patents
相補型の半導体集積回路装置の製造方法Info
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- JPS6038861A JPS6038861A JP58146332A JP14633283A JPS6038861A JP S6038861 A JPS6038861 A JP S6038861A JP 58146332 A JP58146332 A JP 58146332A JP 14633283 A JP14633283 A JP 14633283A JP S6038861 A JPS6038861 A JP S6038861A
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、同一の半導体基板上に、異なる導電型の絶
縁ゲー１へ電界効果トランジスタ［以下、Ｍ Ｉ Ｓ
Ｆ Ｅ ’Ｌ： （Ｍｅｔａｌ Ｉｎ５ｕｌａしｏｒ
Ｓｅｍ１ｃｏｎｄｕｃしｏｒＦｉｅＬｃｌ １Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）という］が形成されて回
路を構成する相補型の半導体装積回路装置に関し、特に
高集積化を図る上で有効な技術に関するものである。
縁ゲー１へ電界効果トランジスタ［以下、Ｍ Ｉ Ｓ
Ｆ Ｅ ’Ｌ： （Ｍｅｔａｌ Ｉｎ５ｕｌａしｏｒ
Ｓｅｍ１ｃｏｎｄｕｃしｏｒＦｉｅＬｃｌ １Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）という］が形成されて回
路を構成する相補型の半導体装積回路装置に関し、特に
高集積化を図る上で有効な技術に関するものである。
［背景技術］
この種の相補型の半導体装積回路装置においては、たと
えば４μｍ程度の深さの深いウェルがあるので、そのウ
ェルの周囲部分に寄生チャネル防止のための対策を施す
ことが必要である。
えば４μｍ程度の深さの深いウェルがあるので、そのウ
ェルの周囲部分に寄生チャネル防止のための対策を施す
ことが必要である。
この対策としては、ウェルの周囲部分にたとえば１０μ
ｒｎ程度の充分な（寄生チャネルを防止するのに充分な
）寸法的余裕をもたせることが効果的である。
ｒｎ程度の充分な（寄生チャネルを防止するのに充分な
）寸法的余裕をもたせることが効果的である。
ところが、高集積化が進んだ伍、そのような１１法的な
余裕がより高い集積度を４くめる−１．での障害になる
ようになってきた。
余裕がより高い集積度を４くめる−１．での障害になる
ようになってきた。
また、基板と異なる導電型のウェルに形成する場合、イ
オン打込みと長時間の引伸ばし拡散との組合わせが利用
さＩＬるが、引伸ばし拡散によって不純物イオンが基板
の表面上横方向にも等方的に拡散されてしまう。この横
方向の拡散は、ウェルの大きさにばらつきを生じる原因
になるなどのいくつかの不都合を生じるもので、避けな
ければならない。
オン打込みと長時間の引伸ばし拡散との組合わせが利用
さＩＬるが、引伸ばし拡散によって不純物イオンが基板
の表面上横方向にも等方的に拡散されてしまう。この横
方向の拡散は、ウェルの大きさにばらつきを生じる原因
になるなどのいくつかの不都合を生じるもので、避けな
ければならない。
［発明の目的］
この発明の目的は、相補型の半導体集積回路装置におい
て、ウェルのアイソレーションをできるだけ小さい占有
面積をもって形成しうるにうにすることにある。
て、ウェルのアイソレーションをできるだけ小さい占有
面積をもって形成しうるにうにすることにある。
この発明の他の目的は、ウェルの位置および大きさを適
切に規制しうるようにすることにある。
切に規制しうるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添（＝Ｊ図面から明らかにな
るであろう。
、この明細書の記述および添（＝Ｊ図面から明らかにな
るであろう。
［発明の概要］
この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、ウェルのアイソレーションを溝掘り分離構造
にするとともに、その他の素子間分離領域を今までどお
りの厚い酸化膜によって構成する。
にするとともに、その他の素子間分離領域を今までどお
りの厚い酸化膜によって構成する。
溝掘り分部構造は、半導体基板の一面に溝を形成し、そ
の溝を多結晶シリコンあるいは二酸化シリコンなどの絶
ａｔＪ料からなる埋込み材料によって埋めた構造である
。溝については、異方性のエツチングたとえば反応性イ
オンエツチングによってサイドエッチをほとんど生じる
ことなく形成することができる。したがって、その溝を
ウェルの深さ以上にすることは容易であり、前記ウェル
周囲部分の寸法的余裕を深さ方向つまり縦にとることが
できる。
の溝を多結晶シリコンあるいは二酸化シリコンなどの絶
ａｔＪ料からなる埋込み材料によって埋めた構造である
。溝については、異方性のエツチングたとえば反応性イ
オンエツチングによってサイドエッチをほとんど生じる
ことなく形成することができる。したがって、その溝を
ウェルの深さ以上にすることは容易であり、前記ウェル
周囲部分の寸法的余裕を深さ方向つまり縦にとることが
できる。
しかも一方、ウェルのアイソレーション以外の、その他
の素子間分離領域には、かなり広い部分も含まれ、その
ような広い部分を）？−？掘り分離もνｆ造とするには
困難（たとえば表面に大きなくぼみが生じることが避け
がたい）が伴なうが、選択酸化技術による厚い酸化膜で
（、構成することによって、そのような困難を避けるこ
とができる。
の素子間分離領域には、かなり広い部分も含まれ、その
ような広い部分を）？−？掘り分離もνｆ造とするには
困難（たとえば表面に大きなくぼみが生じることが避け
がたい）が伴なうが、選択酸化技術による厚い酸化膜で
（、構成することによって、そのような困難を避けるこ
とができる。
［実施例］
第１図はこの発明をＣＭ ＯＳ （Ｃｏｍｐｌｅｍｃｎ
Ｌ、ａｒｙＭＯ８）に適用した一実施例を示ずＩ’７ｉ
１ｒｉｉ ＋２１である。
Ｌ、ａｒｙＭＯ８）に適用した一実施例を示ずＩ’７ｉ
１ｒｉｉ ＋２１である。
Ｎ型のシリコン半導体基板Ｉ−の一面に（１５、互いに
異なる導電型のＰ型のウェル２とＮ型のウェル３とを有
している。そして、ｌｊ型のつ上ル２にはＮチャネルの
Ｍ ＯＳ Ｆ Ｅ ７１’ ４が、またＩＶＪｌ、（ｌ
ｊのウェル３にはＰチャネルのＭ ＯＳ Ｆ’ Ｅ Ｔ
！５がそれぞれ形成されている。各Ｍ ＯＳ Ｆ ｌぺ
Ｔ４，５は、Ｎ＋型あるいはＰ＋型のソース４Ｓ、５Ｓ
および１−レイン４Ｄ、５Ｄ、ならびに多才−、晶シリ
コンからなるゲート電極４Ｇ、ＳＧとによって構成され
ておリ、それらの各素子はパシベーション用絶Ｂ膜６上
のアルミニウム配線７によって互いに結線されて所定の
回路が植成されている。なお、基板１と同じ導電型のウ
ェル３は、ＰチャネルＭ ＯＳ ＦＥＴ５のしきい値を
適正に制御するためのものであり、裁板１の比抵抗が制
御されているような場合には省ｎ＋！ｉＬうるものであ
る。
異なる導電型のＰ型のウェル２とＮ型のウェル３とを有
している。そして、ｌｊ型のつ上ル２にはＮチャネルの
Ｍ ＯＳ Ｆ Ｅ ７１’ ４が、またＩＶＪｌ、（ｌ
ｊのウェル３にはＰチャネルのＭ ＯＳ Ｆ’ Ｅ Ｔ
！５がそれぞれ形成されている。各Ｍ ＯＳ Ｆ ｌぺ
Ｔ４，５は、Ｎ＋型あるいはＰ＋型のソース４Ｓ、５Ｓ
および１−レイン４Ｄ、５Ｄ、ならびに多才−、晶シリ
コンからなるゲート電極４Ｇ、ＳＧとによって構成され
ておリ、それらの各素子はパシベーション用絶Ｂ膜６上
のアルミニウム配線７によって互いに結線されて所定の
回路が植成されている。なお、基板１と同じ導電型のウ
ェル３は、ＰチャネルＭ ＯＳ ＦＥＴ５のしきい値を
適正に制御するためのものであり、裁板１の比抵抗が制
御されているような場合には省ｎ＋！ｉＬうるものであ
る。
ここで、Ｐ型ウェル２の周囲、換言すれば、Ｐ型ウェル
２とＮ型ウェル３との境界部分には、溝掘り分難構造の
ウェル分離領域８が形成されている。このウェル分離領
域８は、その幅がたとえば２μｍ程度と全体的にほぼ一
定に設定された深い１７＋７９と、その溝９内を埋める
埋込み材料１０とからなる。深い溝９の側面９１は基板
１の表面に対してほぼ垂直であり、溝９の底面９２はウ
ェル２゜３の底部よりも深い位置にある。
２とＮ型ウェル３との境界部分には、溝掘り分難構造の
ウェル分離領域８が形成されている。このウェル分離領
域８は、その幅がたとえば２μｍ程度と全体的にほぼ一
定に設定された深い１７＋７９と、その溝９内を埋める
埋込み材料１０とからなる。深い溝９の側面９１は基板
１の表面に対してほぼ垂直であり、溝９の底面９２はウ
ェル２゜３の底部よりも深い位置にある。
また、各ＭＯ３ＦｌΣＴ４，５のフィールド部分には、
基板１の表面自体の選択酸化による厚い酸ｆヒＷＡｌｌ
が形成されている。この厚い酸化膜１１は、その」二に
形成されるアルミニウム配線７の浮遊容量を低減するに
足る１７％さをもたせることが少なくとも必要で１．た
とえば数百ＩＩ Ｉｌｌから数μｍの範囲に選択される
。
基板１の表面自体の選択酸化による厚い酸ｆヒＷＡｌｌ
が形成されている。この厚い酸化膜１１は、その」二に
形成されるアルミニウム配線７の浮遊容量を低減するに
足る１７％さをもたせることが少なくとも必要で１．た
とえば数百ＩＩ Ｉｌｌから数μｍの範囲に選択される
。
次に、第１２図に示すＣＭＯ８を周るのにりＴ適な製造
方法について説明する。
方法について説明する。
まず、Ｎ型シリコン基扱１．の表面に、熱酸化により二
酸化シリコン薄膜１−２を形成した後、ホトレジスト１
３を用いたホトエツチングによって、二酸化シリコン薄
膜１２およびノ、（板りのシリコンを除去して溝９を形
成する（第２Ｗ１）。！！＆ ０１′一ついて、たとえ
ば幅を２μｍ、深さを４μＩｒＩ程度とする。この場合
、溝９の形成を反応性イメンエノチングを用いて行なう
のが良い。
酸化シリコン薄膜１−２を形成した後、ホトレジスト１
３を用いたホトエツチングによって、二酸化シリコン薄
膜１２およびノ、（板りのシリコンを除去して溝９を形
成する（第２Ｗ１）。！！＆ ０１′一ついて、たとえ
ば幅を２μｍ、深さを４μＩｒＩ程度とする。この場合
、溝９の形成を反応性イメンエノチングを用いて行なう
のが良い。
ついで、エツチングによるシリコン露出面の欠陥をなく
すため、溝９の内面にｊｊ゛４．酸化によって薄い二酸
化シリコン膜１４を形成する。そして、低圧ＣＶＤ法に
よって多結晶シリコンからなる埋込み材料１０をシリコ
ン基板１の表面全体に堆積する（第３図）。この堆積量
は、少なくともｉｉ４． ’３の深さを越えるだけは必
要である。しかし−！Ｍ’ ｒ−１の幅を２μｍ程度と
狭くしており、しかも、ＣＶＤ法では溝の側面からも埋
込み材料が積もって行くので、埋込み材料１０は比較的
容易に溝９を埋めて行く。
すため、溝９の内面にｊｊ゛４．酸化によって薄い二酸
化シリコン膜１４を形成する。そして、低圧ＣＶＤ法に
よって多結晶シリコンからなる埋込み材料１０をシリコ
ン基板１の表面全体に堆積する（第３図）。この堆積量
は、少なくともｉｉ４． ’３の深さを越えるだけは必
要である。しかし−！Ｍ’ ｒ−１の幅を２μｍ程度と
狭くしており、しかも、ＣＶＤ法では溝の側面からも埋
込み材料が積もって行くので、埋込み材料１０は比較的
容易に溝９を埋めて行く。
次に、堆積した埋込み材料１０を酸化して少なくとも溝
９中のものを二酸化シリコンにしてから、基板１」二の
余分なものをエッチバックし、基板１の表面を平坦化す
る。この段階で基板１の表面を再び酸化することによっ
て、各ウェル２，３を形成すべき基板１の表面部分に数
＋Ｔｌ ｍ程度の薄い二酸化シリコン膜１５を形成する
。そして、各ウェル２，３を形成すべき部分をそれぞれ
ホトレジスト（図示せず）で被い、各ウェル２，３形成
のためのイオン打込みを順次行なう（第４図）。この場
合、一方のウェルについては他方のウェル形成のための
ボ１〜マスクの反転マスクを用いることができる。
９中のものを二酸化シリコンにしてから、基板１」二の
余分なものをエッチバックし、基板１の表面を平坦化す
る。この段階で基板１の表面を再び酸化することによっ
て、各ウェル２，３を形成すべき基板１の表面部分に数
＋Ｔｌ ｍ程度の薄い二酸化シリコン膜１５を形成する
。そして、各ウェル２，３を形成すべき部分をそれぞれ
ホトレジスト（図示せず）で被い、各ウェル２，３形成
のためのイオン打込みを順次行なう（第４図）。この場
合、一方のウェルについては他方のウェル形成のための
ボ１〜マスクの反転マスクを用いることができる。
これらウェル形成のためのイオン打込み後、基板１．を
たとえば１２００℃、窒素雰囲気中で熱処理することに
より、打ち込んだ不純物を引伸ばし拡散して深さ３〜４
μＩ１１程度の１】型ウェル２およびＮ型ウェル３を同
時に形成する（第５図）。この場合、不純物は深さ方向
のみならず横方向にも等方的に引き伸ばされるが、各ウ
ェル２，３を形成ずべき部分の境界部分に既にウェル分
離領域８が形成されているので、その領域８が横方向拡
散に対するストッパとして機能する。したがって、各ウ
ェル２．３は引伸ばし拡散の条件のいかんにかかわらず
、領域８にあたりそＡしを１：（に境界とすることにな
る。
たとえば１２００℃、窒素雰囲気中で熱処理することに
より、打ち込んだ不純物を引伸ばし拡散して深さ３〜４
μＩ１１程度の１】型ウェル２およびＮ型ウェル３を同
時に形成する（第５図）。この場合、不純物は深さ方向
のみならず横方向にも等方的に引き伸ばされるが、各ウ
ェル２，３を形成ずべき部分の境界部分に既にウェル分
離領域８が形成されているので、その領域８が横方向拡
散に対するストッパとして機能する。したがって、各ウ
ェル２．３は引伸ばし拡散の条件のいかんにかかわらず
、領域８にあたりそＡしを１：（に境界とすることにな
る。
次に、図示しないシリコン基板（＋−ライＩ−膜を用い
た選択酸化技術によって、素子を形成しない領域の表面
部分に厚い酸化膜１１に形成する（第６図）。この選択
酸化に際して、厚い酸化膜Ｊ１を形成すべき部分に、チ
ャネルストッパをイオン打込みすることができるのはも
ちろんである。
た選択酸化技術によって、素子を形成しない領域の表面
部分に厚い酸化膜１１に形成する（第６図）。この選択
酸化に際して、厚い酸化膜Ｊ１を形成すべき部分に、チ
ャネルストッパをイオン打込みすることができるのはも
ちろんである。
その後、周知のシリコン基板１〜Ｍ ＯＳ Ｉ” ＥＴ
のプロセスにしたがって、前記第［図に示ずようなＣＭ
Ｏ３構造を完成する。
のプロセスにしたがって、前記第［図に示ずようなＣＭ
Ｏ３構造を完成する。
［効果］
（１）ウェル層のアイソレーションを溝掘り分前構造と
しているので、ＣＭＯ３のウェル周辺のレイアラ１〜パ
ターンの縮小が可能であり、デバイスのより一層の高集
積化を図ることができる。これは、ウェル周囲の寄生チ
ャネルの寸法を裁板の縦方向しことっていることから横
方向の寸法を小さくできるからである。
しているので、ＣＭＯ３のウェル周辺のレイアラ１〜パ
ターンの縮小が可能であり、デバイスのより一層の高集
積化を図ることができる。これは、ウェル周囲の寄生チ
ャネルの寸法を裁板の縦方向しことっていることから横
方向の寸法を小さくできるからである。
（２）素子間の他のフィールド部分をも溝掘り分子ｉｌ
ｌ構造とした場合には１幅の広い領域の形成が困難であ
るが、ここでは他のフィールド部分を基板の表面酸化に
よる厚い酸化膜で形成しているので、上のようなＩｊζ
掘り分離構造がもつ難点を回避することができる。
ｌ構造とした場合には１幅の広い領域の形成が困難であ
るが、ここでは他のフィールド部分を基板の表面酸化に
よる厚い酸化膜で形成しているので、上のようなＩｊζ
掘り分離構造がもつ難点を回避することができる。
（３）溝掘り分ｍｌ！構造のウェル分離領域をまず形成
し、その後、その領域を引伸ばし拡散に対するストッパ
としてウェル層を形成するという製造方法にあっては、
ウェル層の大きさおよび位置を適切に規制することがで
きる。
し、その後、その領域を引伸ばし拡散に対するストッパ
としてウェル層を形成するという製造方法にあっては、
ウェル層の大きさおよび位置を適切に規制することがで
きる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定させるものではなく、その要
旨を逸脱しない範囲でｆ！ｎ々変更可能であることはい
うまでもない。
の発明は前記実施例に限定させるものではなく、その要
旨を逸脱しない範囲でｆ！ｎ々変更可能であることはい
うまでもない。
第１図はこの発明の一実施例を示すＣＭＯ３の断面図、
第２図〜第６は第１−図に示すＣ〜？ ＯＳの製造方法
を示す工程図である。 １・・・半導体基板、２・・・裁板と）′へなるＪ停電
型のウェル（Ｐ型ウェル）、３・・・基板と同じ導電ハ
′１のウェル（Ｎ型ウェル）、４・・・ＮチャネルＭＯ
３ＦＥＴ、５・・・ＰチャネルＭ ＯＳ ＦＥ Ｔ、４
Ｓ。 ５Ｓ・・・ソース、４Ｄ、５Ｄ・・・ドレイン、／１（
’；。 ５Ｇ・・・ゲート電極、６・・・バシヘーシ三ン用絶縁
膜、７・・・アルミニウム配線、８・・・ウェル分離領
域、９・・・溝、９１−・・・溝の側面、９２・・・！
Ｍｌの底面、１０・・・埋込み材料、］１・・厚い酸化
膜５１２・・・二酸化シリコン薄１１Ａ、１３・・・ホ
Ｉ〜レジノ、１〜．１４．１５・・・二酸化シリコン膜
、Ｌ６・・・ファイナルパッシベーション吸。 代理人 弁理士 高 橋 明 夫 第 １ 図 ゾ 第 ３ 図 第 ４ 図 第５図 第６０
を示す工程図である。 １・・・半導体基板、２・・・裁板と）′へなるＪ停電
型のウェル（Ｐ型ウェル）、３・・・基板と同じ導電ハ
′１のウェル（Ｎ型ウェル）、４・・・ＮチャネルＭＯ
３ＦＥＴ、５・・・ＰチャネルＭ ＯＳ ＦＥ Ｔ、４
Ｓ。 ５Ｓ・・・ソース、４Ｄ、５Ｄ・・・ドレイン、／１（
’；。 ５Ｇ・・・ゲート電極、６・・・バシヘーシ三ン用絶縁
膜、７・・・アルミニウム配線、８・・・ウェル分離領
域、９・・・溝、９１−・・・溝の側面、９２・・・！
Ｍｌの底面、１０・・・埋込み材料、］１・・厚い酸化
膜５１２・・・二酸化シリコン薄１１Ａ、１３・・・ホ
Ｉ〜レジノ、１〜．１４．１５・・・二酸化シリコン膜
、Ｌ６・・・ファイナルパッシベーション吸。 代理人 弁理士 高 橋 明 夫 第 １ 図 ゾ 第 ３ 図 第 ４ 図 第５図 第６０
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の一面に、反対導電型の第
２導電型のウェルがあり、このウェルの内部に第１導電
型の絶縁ゲート電界効果トランジスタ、ウェルの外部に
第２導電型の絶縁ゲート電界効果トランジスタかそれぞ
れ存在して回路を構成する相補型の半導体集積回路装置
において、前記基板と異なる導電型のウェルの周囲に、
その溝がほぼ一定に設定された深い溝を有し、かつその
溝内に埋込み材料が充填されており、しかも前記各絶縁
グー１〜電界効果トランジスタ間のフィールド部分に、
前記基板表面の酸化による厚い酸化膜が存在することを
特徴とする相補型の半導体集積回路装置。 ２．０η記基板と異なる導電型のウェルの側面は。 前記溝の部分に当たっている特許請求の範囲第１項に記
載のネ１１補型の半導体集積回路装置。 ３、前記溝の深さは、前記ウェルの深さ以」二である特
許請求の範囲第１−項あるいは第２項に記載の相補型の
半導体集積回路装置。 ４、前記溝の幅は、Ｒ１の深さよりも小さい４、〒ｉｉ
′ｌ請求の範囲第１項〜第３項のいず］Ｌかに記載の相
補型の半導体集積回路装置。 ５、次の各工程からなる、相補型の゛１〜淳体Ｍ′、積
回路装置の製造方法。 （Ａ）第１導電型の半導体Ｊ、ｌ−板の−・面一に、反
刺導電型の第２導電型のウェルを形成ずへき領域の周囲
部分に、幅がほぼ一定の深い！：１１：を形成し、つい
でその深い溝内に埋込み材料を充填する上程。 （Ｂ）（Ａ）工程後、前記ウェルを形成する工程。 （Ｃ）前記半導体基板の一面上、１７： ｊＧ（体Ａ・
？子を形成しない領域の表面部分に、選択酸化技術によ
って厚い酸化膜を形成する工程。 （Ｄ）前記ウェルの内部に第１導電型の絶縁ゲート電界
効果トランジスタ、ウェルの外部に第２導電型の絶縁ゲ
ート電界効果１−ランジスタをそれぞれ形成する工程。 ６、前記ウェルの形成をイオン打込みと引伸ばし拡散に
より行ない、ウェルの引伸ばし拡散時、前記溝の部分を
拡散に対するストッパとして用いる特許請求の範囲第５
項に記載の相補型の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146332A JPS6038861A (ja) | 1983-08-12 | 1983-08-12 | 相補型の半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146332A JPS6038861A (ja) | 1983-08-12 | 1983-08-12 | 相補型の半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038861A true JPS6038861A (ja) | 1985-02-28 |
| JPH0469433B2 JPH0469433B2 (ja) | 1992-11-06 |
Family
ID=15405288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146332A Granted JPS6038861A (ja) | 1983-08-12 | 1983-08-12 | 相補型の半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038861A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168041A (ja) * | 1987-11-18 | 1989-07-03 | Grumman Aerospace Corp | 集積回路チップの製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| JP2002076137A (ja) * | 2000-08-24 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5745257A (en) * | 1980-08-29 | 1982-03-15 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5885560A (ja) * | 1981-11-06 | 1983-05-21 | ロツクウエル・インタ−ナシヨナル・コ−ポレ−シヨン | 集積回路構成方法 |
| JPS58116760A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | 相補型ｍｏｓ半導体装置 |
-
1983
- 1983-08-12 JP JP58146332A patent/JPS6038861A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002076137A (ja) * | 2000-08-24 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469433B2 (ja) | 1992-11-06 |
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