JPH0469433B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ この発明は、同一の半導体基板上に、異なる導
電型の絶縁ゲート電界効果トランジスタ［以下、
MISFET（Metal Insulator Semiconductor
Field Effect Transistor）という］が形成され
て回路を溝成する相補型の半導体集積回路装置に
関し、特に高集積化を図る上で有効な技術に関す
るものである。

［背景技術］ この種の相補型の半導体集積回路装置において
は、たとえば4μｍ程度の深さの深いウエルがあ
るので、そのウエルの周囲部分に寄生チヤネル防
止のための対策を施すことが必要である。

この対策としては、ウエルの周囲部分にたとえ
ば10μｍ程度の充分な（寄生チヤネルを防止する
のに充分な）寸法的余裕をもたせることが効果的
である。

ところが、高集積化が進んだ折、そのような寸
法的な余裕がより高い集積度を求める上での障害
になるようになつてきた。

また、基板と異なる導電型のウエルを形成する
場合、イオン打込みと長時間の引伸ばし拡散との
組合わせが利用されるが、引伸ばし拡散によつて
不純物イオンが基板の表面上横方向にも等方的に
拡散されてしまう。この横方向の拡散は、ウエル
の大きさにばらつきを生じる原因になるなどのい
くつかの不都合を生じるもので、避けなければな
らない。

［発明の目的］ この発明の目的は、相補型の半導体集積回路装
置において、複数のウエル間のアイソレーシヨン
をできるだけ小さい占有面積をもつて形成でき、
しかもこのアイソレーシヨンされた１つのウエル
内は複数個のMISFETを充分な数だけ配置でき
る。製造方法を提供することにある。

この発明の前記ならびにそのほかの目的と新規
な特徴は、この明細書の記述および添付図面から
明らかになるであろう。

［発明の概要］ この出願において開示される発明のうち代表的
なものの概要を簡単に説明すれば、下記のとおり
である。

すなわち、ウエルのアイソレーシヨンを溝掘り
分離構造にするとともに、その他の素子間分離領
域を今までどおりの厚い酸化膜によつて構成す
る。溝掘り分離構造は、半導体基板の一面に溝を
形成し、その溝を多結晶シリコンあるいは二酸化
シリコンなどの絶縁材料からなる埋込み材料によ
つて埋めた構造である。溝については、異方性の
エツチングたとえば反応性イオンエツチングによ
つてサイドエツチングをほとんど生じることなく
形成することができる。したがつて、その溝をウ
エルの深さ以上にすることは容易であり、前記ウ
エル周囲部分の寸法的余裕を深さ方向つまり縦に
とることができる。

しかも一方、ウエルのアイソレーシヨン以外
の、その他の素子間分離領域には、かなり広い部
分も含まれ、そのような広い部分を溝掘り分離構
造とするには困難（たとえば表面に大きなくぼみ
が生じることが避けがたい）が伴なうが、選択酸
化技術による厚い酸化膜で構成することによつ
て、そのような困難を避けることができる。

［実施例］ 第１図はこの発明をCMOS
（ComplementaryMOS）に適用した一実施例を
示す断面図である。

Ｎ型のシリコン半導体基板１の一面には、互い
に異なる導電型のＰ型のウエル２とＮ型のウエル
３とを有している。そして、Ｐ型のウエル２には
ＮチヤネルのMISFET４が、またＮ型のウエル
３にはＰチヤネルのMISFET５がそれぞれ形成
されている。各MISFET４，５は、N⁺型あるい
はP⁺型のソース４Ｓ，５Ｓおよびドレイン４Ｄ，
５Ｄ、ならびに多結晶シリコンからなるゲート電
極４Ｇ，５Ｇとによつて構成されており、それら
の各素子はパシベーシヨン用絶縁膜６上のアルミ
ニウム配線７によつて互いに結線されて所定の回
路が構成されている。なお、基板１と同じ導電型
のウエル３は、ＰチヤネルMOSFET５のしきい
値を適正に制御するためのものであり、基板１の
比抵抗が制御されているような場合には省略しう
るものである。

ここで、Ｐ型ウエル２の周囲、換言すれば、Ｐ
型ウエル２とＮ型ウエル３との境界部分には、溝
掘り分離構造のウエル分離領域８が形成されてい
る。このウエル分離領域８は、その幅がたとえば
2μｍ程度と全体的にほぼ一定に設定された深い
溝９と、その溝９内を埋める埋込み材料１０とか
らなる。深い溝９の側面９１は基板１の表面に対
してほぼ垂直であり、溝９の底面９２はウエル
２，３の底部よりも深い位置にある。

また、各MISFET４，５のフイールド部分に
は、基板１の表面自体の選択酸化による厚い酸化
膜１１が形成されている。この厚い酸化膜１１
は、その上に形成されるアルミニウム配線７の浮
遊容量を低減するに足る厚さをもたせることが少
なくとも必要で、たとえば数百ｎｍから数μｍの
範囲に選択される。

次に、第１図に示すCMOSを得るのに好適な
製造方法について説明する。

まず、Ｎ型シリコン基板１の表面に、熱酸化に
より二酸化シリコン薄膜１２を形成した後、ホト
レジスト１３を用いたホトエツチングによつて、
二酸化シリコン薄膜１２および基板１のシリコン
を除去して溝９を形成する（第２図）。溝９につ
いて、たとえば幅を2μｍ、深さを4μｍ程度とす
る。この場合、溝９の形成を反応性イオンエツチ
ングを用いて行なうのが良い。

ついで、エツチングによるシリコン露出面の欠
陥をなくすため、溝９の内面に熱酸化によつて薄
い二酸化シリコン膜１４を形成する。そして、低
圧CVD法によつて多結晶シリコンからなる埋込
み材料１０をシリコン基板１の表面全体に堆積す
る（第３図）。この堆積量は、少なくとも溝９の
深さを越えるだけは必要である。しかし、溝９の
幅を2μｍ程度と狭くしており、しかも、CVD法
では溝の側面からも埋込み材料が積もつて行くの
で、埋込み材料１０は比較的容易に溝９を埋めて
行く。

次に、堆積した埋込み材料１０を酸化して少な
くとも溝９中のものを二酸化シリコンにしてか
ら、基板１上の余分なものを全面エツチングで均
一な膜厚で除去し、基板１の表面を平坦化する。
この段階で基板１の表面を再び酸化することによ
つて、各ウエル２，３を形成すべき基板１の表面
部分に数十ｎｍ程度の薄い二酸化シリコン膜１５
を形成する。そして、各ウエル２，３を形成すべ
き部分をそれぞれホトレジスト（図示せず）で被
い、各ウエル２，３形成のためのイオン打込みを
順次行なう（第４図）。この場合、一方のウエル
については他方のウエル形成のためのホトマスク
の反転マスクを用いることができる。

これらウエル形成のためのイオン打込み後、基
板１をたとえば1200℃、窒素雰囲気中で熱処理す
ることにより、打ち込んだ不純物を引伸ばし拡散
して深さ３〜4μｍ程度のＰ型ウエル２およびＮ
型ウエル３を同時に形成する（第５図）。この場
合、不純物は深さ方向のみならず横方向にも等方
的に引き伸ばされるが、各ウエル２，３を形成す
べき部分の境界部分に既にウエル分離領域８が形
成されているので、その領域８が横方向拡散に対
するストツパとして機能する。したがつて、各ウ
エル２，３は引伸ばし拡散の条件のいかんにかか
わらず、領域８にあたりそれを常に境界とするこ
とになる。

次に、図示しないシリコンナイトライド膜を用
いた選択酸化技術によつて、ウエル２の表面の複
数の素子間のフイールド部分にウエル２と基板１
との境界に達しない厚い酸化膜１１を形成すると
ともに、ウエル３の表面の複数の素子間のフイー
ルド部分にウエル３と基板１との境界に達しない
厚い酸化膜１１を形成する（第６図）。この選択
酸化に際して、厚い酸化膜１１を形成すべき部分
に、チヤネルストツパをイオン打込みすることが
できるのはもちろんである。

その後、周囲のシリコンゲートMISFETのプ
ロセスにしたがつて、前記第１図に示すような
CMOS構造を完成する。

［効果］ (1) ウエル層のアイソレーシヨンを溝掘り分離構
造としているので、CMOSのウエル周辺のレ
イアウトパターンの縮小が可能であり、デバイ
スのより一層の高集積化を図ることができる。
これは、ウエル周囲の寄生チヤネルの寸法を基
板の縦方向にとつていることから横方向の寸法
を小さくできるからである。

(2) １つのウエル層の複数の素子間のフイールド
部分をも溝掘り分離構造とした場合には、例え
ばウエル層の表面の広い領域に大きなくぼみが
形成されてしまうが、ここでは複数の素子間の
フイールド部分を基板の表面酸化による厚い酸
化膜で形成しているので、上記のような溝堀り
分離構造がもつ難点を回避することができる。
また、１つのウエル層の複数の素子間のフイー
ルド部分が厚い酸化膜で形成され、１つのウエ
ル層に複数の素子を形成できるので、複数の素
子毎にウエル供電部を確保する必要がなくな
り、１つのウエル層に素子が配置できる個数を
増加できる。さらに、１つのウエル層の複数の
素子間のフイールド部分が厚い酸化膜で形成さ
れ、その厚い酸化膜の幅を自由に増減できるの
で、厚い酸化膜の表面上に複数の素子間を結線
する配線領域を確保できる。

(3) 溝掘り分離構造のウエル分離領域をまず形成
し、その後、その領域を引伸ばし拡散に対する
ストツパとしてウエル層を形成するという製造
方法にあつては、ウエル層の大きさおよび位置
を適切に規制することができる。

特に、異なる導電型のウエル層を有する場
合、各々のウエル層の横方向の等方的な拡散が
重後する広い領域において不純物濃度が確定し
ないので、この領域に素子を形成できず、結果
的にウエル分離領域の占有面積が増大するが、
ここでは溝堀り分離構造でウエル層の横方向の
等方的な拡散が規制されるので、ウエル分離領
域の占有面積を小さくできる。

(4) ウエル領域のアイソレーシヨンを溝掘り分離
構造としているので、基板主面に沿う横方向に
は寄生のPNPトランジスタおよびNPNトラン
ジスタを含むPNPN素子が形成されなくなる
ので、寄生PNPN素子によるラツチアツプ現
象を防止することができる。

以上この発明を実施例に基づき具体的に説明し
たが、この発明は前記実施例に限定させるもので
はなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すCMOSの
断面図、第２図〜第６図は第１図に示すCMOS
の製造方法を示す工程図である。 １……半導体基板、２……基板と異なる導電型
のウエル（Ｐ型ウエル）、３……基板と同じ導電
型のウエル（Ｎ型ウエル）、４……Ｎチヤネル
MISFET、５……ＰチヤネルMISFET、４Ｓ，
５Ｓ……ソース、４Ｄ，５Ｄ……ドレイン、４
Ｇ，５Ｇ……ゲート電極、６……パシベーシヨン
用絶縁膜、７……アルミニウム配線、８……ウエ
ル分離領域、９……溝、９１……溝の側面、９２
……溝の底面、１０……埋込み材料、１１……厚
い酸化膜、１２……二酸化シリコン薄膜、１３…
…ホトレジスト、１４，１５……二酸化シリコン
膜、１６……フアイナルパツシベーシヨン膜。

Claims (1)

1. 【特許請求の範囲】 １ 相補型の半導体集積回路装置の製造方法にお
   いて、以下の工程を備える。 (1) 第１導電型の半導体基板の主面の第１領域、
   この第１領域と異なる第２領域の夫々の間に前
   記半導体基板の主面から深さ方向にほぼ一定の
   幅で形成された溝を形成し、分離領域を形成す
   る工程、 (2) 前記半導体基板の主面の前記溝で区切られた
   第１領域に第１導電型不純物を導入するととも
   に、第２領域に第２導電型不純物を導入し、前
   記第１導電型不純物を前記溝の底面よりも浅い
   領域で拡散し、第１導電型の第１ウエル領域を
   形成するとともに、前記第２導電型不純物を前
   記溝の底面よりも浅い領域で拡散し、第２導電
   型の第２ウエル領域を形成する工程、 (3) 前記第１ウエル領域の主面の複数個の素子形
   成領域間のフイールド部分に、選択酸化技術で
   前記第１ウエル領域と半導体基板との境界に達
   しない酸化膜を形成するとともに、前記第２ウ
   エル領域の主面の複数個の素子形成領域間のフ
   イールド部分に、選択酸化技術で第２ウエル領
   域と半導体基板との境界に達しない酸化膜を形
   成する工程、 (4) 前記第１ウエル領域の主面の複数個の素子形
   成領域毎に第２導電型MISFETを形成すると
   ともに、前記第２ウエル領域の主面の複数個の
   素子形成領域毎に第１導電型MISFETを形成
   する工程。