JPS5944784B2 - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS5944784B2 JPS5944784B2 JP55097215A JP9721580A JPS5944784B2 JP S5944784 B2 JPS5944784 B2 JP S5944784B2 JP 55097215 A JP55097215 A JP 55097215A JP 9721580 A JP9721580 A JP 9721580A JP S5944784 B2 JPS5944784 B2 JP S5944784B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】
本発明は相補型ＭＯＳ半導体装置の改良に関する。
周知の如く、相補型ＭＯＳ半導体装置（以下ＣＭＯＳと
略す）は、過渡時にしか電力を消費しない、基板効果の
影響を受けにくい、雑音余裕度が大きい、広い電源電圧
の範囲で動作する等の特長を有する。
略す）は、過渡時にしか電力を消費しない、基板効果の
影響を受けにくい、雑音余裕度が大きい、広い電源電圧
の範囲で動作する等の特長を有する。
し力士ながら、ＣＭＯＳの中でバルクシリコンを用いた
構造ではｐｎｐｎ構成を含むために、寄生効果としてラ
ッチアップ現象と称されるｐｎｐｎスイッチ現象が起こ
る危険性がある。しかして、上述したラッチアップ現象
を防止するために、従来、第１図に示す構造のＣＭＯＳ
が知られている。即ち、第１図中の１は例えばＰ型シリ
コン基板２にｎウェル領域３を選択的に設けた半導体基
体である。このｎウェル領域３にはｐ＋型のソース、ド
レイン領域４、５が、シリコン酸化膜からなるゲート絶
縁膜６を介して多結晶シリコンのゲート電極１が、設け
られ、これらによりＰチャンネルＭＯＳトランジスタが
構成されている。また、前記Ｐ型シリコン基板２にはｎ
＋型のソース、ドレイン８、９が、シリコン酸化膜から
なるゲート絶縁膜６’を介して多結晶シリコンからなる
ゲート電極７’が、設けられ、これらによりｎチャンネ
ルＭＯＳトランジスタが構成されている。そして、前記
ｎウェル領域３とＰ型シリコン基板２の接合表面に接す
る部分にｎウェル領域３と同導電型のｎ＋型不純物領域
１０を設けている。更に全面に層間絶縁膜１１が設けて
おり、かつこの絶縁膜１１上には前記ソース領域４、８
、ドレイン領域５、９上に形成されたコンタクトホール
１２・・・を介してソース領域４、８、ドレイン領域５
、９を接続したＡｔ取出し配線１３１、１３２、１３３
が設けられている。なお、Ａｔ取出し配線１３２はＰチ
ャンネルトランジスタのドレイン領域５とｎチャンネル
トランジスタのドレイン領域９を相互に結線している。
このようなＣＭＯＳにあつてはｎウェル領域３周囲には
該領域３より抵抗の低いｎ＋型不純物領域１０が設けら
れているため、ｎウェル領域３内の電位が一定となり同
領域３内に電位分布が生じるのを防止できる。その結果
、ＰチヤンネルＭＯＳトランジスタのｐ＋型ソース４と
ｎウエル領域３間の接合が順方向化するのが抑制され、
ラツチアツプ現象が起こりにくくなる。しかしながら、
ＣＭＯＳの微細化に伴ない、上記構造のＣＭＯＳではラ
ツプアツプ現象を十分防止することが困難になりつつあ
る。
構造ではｐｎｐｎ構成を含むために、寄生効果としてラ
ッチアップ現象と称されるｐｎｐｎスイッチ現象が起こ
る危険性がある。しかして、上述したラッチアップ現象
を防止するために、従来、第１図に示す構造のＣＭＯＳ
が知られている。即ち、第１図中の１は例えばＰ型シリ
コン基板２にｎウェル領域３を選択的に設けた半導体基
体である。このｎウェル領域３にはｐ＋型のソース、ド
レイン領域４、５が、シリコン酸化膜からなるゲート絶
縁膜６を介して多結晶シリコンのゲート電極１が、設け
られ、これらによりＰチャンネルＭＯＳトランジスタが
構成されている。また、前記Ｐ型シリコン基板２にはｎ
＋型のソース、ドレイン８、９が、シリコン酸化膜から
なるゲート絶縁膜６’を介して多結晶シリコンからなる
ゲート電極７’が、設けられ、これらによりｎチャンネ
ルＭＯＳトランジスタが構成されている。そして、前記
ｎウェル領域３とＰ型シリコン基板２の接合表面に接す
る部分にｎウェル領域３と同導電型のｎ＋型不純物領域
１０を設けている。更に全面に層間絶縁膜１１が設けて
おり、かつこの絶縁膜１１上には前記ソース領域４、８
、ドレイン領域５、９上に形成されたコンタクトホール
１２・・・を介してソース領域４、８、ドレイン領域５
、９を接続したＡｔ取出し配線１３１、１３２、１３３
が設けられている。なお、Ａｔ取出し配線１３２はＰチ
ャンネルトランジスタのドレイン領域５とｎチャンネル
トランジスタのドレイン領域９を相互に結線している。
このようなＣＭＯＳにあつてはｎウェル領域３周囲には
該領域３より抵抗の低いｎ＋型不純物領域１０が設けら
れているため、ｎウェル領域３内の電位が一定となり同
領域３内に電位分布が生じるのを防止できる。その結果
、ＰチヤンネルＭＯＳトランジスタのｐ＋型ソース４と
ｎウエル領域３間の接合が順方向化するのが抑制され、
ラツチアツプ現象が起こりにくくなる。しかしながら、
ＣＭＯＳの微細化に伴ない、上記構造のＣＭＯＳではラ
ツプアツプ現象を十分防止することが困難になりつつあ
る。
即ち、ＣＭＯＳを微細化しようとすると、ｎウエル領域
の深さは浅くなり、しかもｎチヤンネルトランジスタを
構成するｎ＋型のソース、ドレイン領域と同工程で形成
されるｎ＋型不純物領域１０の接合深さＸｊは非常に小
さくなる。このためｎウエル領域の層抵抗は増大し、更
にｎ＋型不純物領域１０の層抵抗は極めて増大する。特
に、最近、ｎ＋領域の接合深さＸｊを小さくするために
、砒素をドナー不純物として拡散し、ｎ＋領域を形成す
ることが多く、この時のｎ＋領域の層抵抗は５０Ω／口
から１００Ω／口程度と大きくなる。従つて、ｎウエル
領域を浅くしたＣＭＯＳ構造に、上記ｎ＋型不純物領域
を形成してもｎウエル領域の電位を一定にすることが難
しく、ｎウエル領域内に電位分布が生じ、ラツチアツプ
現象が起り易くなる。なお、Ｐｎｐｎスイツチがターン
オンして一旦ラツチアツプ現象が起こると、ＣＭＯＳは
動作しなくなり、場合によつては回路の破壊に至る。本
発明は上記欠点を解消するためになされたもので、ウエ
ル領域を浅くして微細化した場合でも、該ウエル領域の
電位を一定にすることが可能で、ラツチアツプ現象を起
こしにくい構造にした相補型ＭＯＳ半導体装置を提供し
ようとするものであ，る。
の深さは浅くなり、しかもｎチヤンネルトランジスタを
構成するｎ＋型のソース、ドレイン領域と同工程で形成
されるｎ＋型不純物領域１０の接合深さＸｊは非常に小
さくなる。このためｎウエル領域の層抵抗は増大し、更
にｎ＋型不純物領域１０の層抵抗は極めて増大する。特
に、最近、ｎ＋領域の接合深さＸｊを小さくするために
、砒素をドナー不純物として拡散し、ｎ＋領域を形成す
ることが多く、この時のｎ＋領域の層抵抗は５０Ω／口
から１００Ω／口程度と大きくなる。従つて、ｎウエル
領域を浅くしたＣＭＯＳ構造に、上記ｎ＋型不純物領域
を形成してもｎウエル領域の電位を一定にすることが難
しく、ｎウエル領域内に電位分布が生じ、ラツチアツプ
現象が起り易くなる。なお、Ｐｎｐｎスイツチがターン
オンして一旦ラツチアツプ現象が起こると、ＣＭＯＳは
動作しなくなり、場合によつては回路の破壊に至る。本
発明は上記欠点を解消するためになされたもので、ウエ
ル領域を浅くして微細化した場合でも、該ウエル領域の
電位を一定にすることが可能で、ラツチアツプ現象を起
こしにくい構造にした相補型ＭＯＳ半導体装置を提供し
ようとするものであ，る。
以下、本発明の一実施例を第２図を参照して説明する。
図中２１はボロン濃度が１０１５／ＣｄのＰ型シリコン
基板２２には燐濃度が８Ｘ１０１５／ＣｄＯ）ｎウニエ
ル領域２３を選択的に設けた半導体基体である。
基板２２には燐濃度が８Ｘ１０１５／ＣｄＯ）ｎウニエ
ル領域２３を選択的に設けた半導体基体である。
この基体２１のｎウエル領域２３にはｐ＋型のソース、
ドレイン領域２４，２５が設けられ、かつ同ウエル領域
２３上には厚さ４００λの酸化シリコン膜よりなるゲー
ト絶縁膜２６を介してリンドープ多結晶シリコンからな
るゲート電極２７が設けられ、これらによりＰチヤンネ
ルトランジスタが構成されている。また、前記基体２１
のＰ型シリコン基板２２には例えば接合深さが０．５μ
ｍの浅いｎ＋型のソース、ドレイン領域２８，２９が設
けられ、かつ同基板２２上には厚さ４００Ａの酸化シリ
コン膜よりなるゲート絶縁膜２６′を介してリンドープ
多結晶シリコンからなるゲート電極２ｒが設けられ、こ
れらによりｎチヤンネルトランジスタが構成されている
。なお、前記Ｐチヤンネルトランジスタのソース、ドレ
イン領域２４，２５は例えばボロンのイオン注入、熱処
理により形成され、一方ｎチヤンナルトランジスタのソ
ース、ドレイン領域２８，２９は砒素のイオン注入、熱
処理技術、又は熱拡散技術により形成される。そして、
前記ｎウエル領域２３とＰ型シリコン基板２２の接合部
表面の全域には、例えば深さ１μＭｆ）ｎ＋型不純物領
域３０が設けられ、かつ該ｎ＋型不純物領域３０上には
濃度約１０２０／Ｃｄのリンを含む厚さ４０００Ａの多
結晶シリコン配線３１が埋設コンタクトをなして配設さ
れている。なお、前記ｎ＋型不純物領域３０はその上の
リンを含む多結晶シリコン配線３１を拡散源とした熱拡
散により形成されている。更に、全面には例えばＣＶＤ
−ＳｉＯ２膜からなる層間絶縁膜３２が設けられており
、かつ該層間絶縁膜３２上にはコンタクトホール３３・
・・を介してｎ型ウエル領域２３のソース、ドレイン領
域２４，２５及びＰ型シリコン基板２２のソース、ドレ
イン領域２８，２９に接続したＡｔ取出し配線３４，，
３４２，３４３が設けられている。但し、前記Ａｔ取出
し配線３４２はＰチヤンネルトランジスタのドレイン領
域２５とｎチヤンネルトランジスタのドレイン領域２９
を相互に結線している。なお、ｎチヤンネルトランジス
タ及びｎウエル領域２３の形成領域以外のＰ型シリコン
基板２２の表面部分には表面の反転によりｎ型寄生チヤ
ンネルが生じるのを防止するための例えば濃度１０１７
／ＣｒｉｌｌＯ）Ｐ型不純物領域３５・・・が設けられ
ている。しかして、本発明のＣＭＯＳはｎウエル領域２
３の周縁の接合表面部に高濃度のｎ＋型不純物領域３０
を介して埋設コンタクトされたリンドープ多結晶シリコ
ン配線３１が設けられた構造になつているため、ｎウエ
ル領域２３部分の層抵抗を約１０Ω／口以下にすること
が可能となり、従来の如く浅いｎ＋型不純物預域を用い
た場合に比べて数分の１に抵抗を下けることができる。
その結果、ｎウエル領域２３内の電圧を一定化でき、電
位分布が発生するのを防止でき、ひいては、Ｐチヤンネ
ルトランジスタのｐ＋型のソース領域２４，ｎウエル領
域２３，Ｐ型シリコン基板２２，ｎチヤンネルトランジ
スタのｎ＋型ソース領域２８よりなるＰｎｐｎスイツチ
のターンオン条件が成立するのを防止できる。事実、ｎ
ウエル領域２３とＰチヤンネルトランジスタのドレイン
領域２５間の接合に順バイアスが加わるようにＡｔ取出
し配線３４２に電流を加えてラツチアツプ強度を調べた
ところ本発明の構造のＣＭＯＳにおけるラツチアツプ現
象開始時の順方向電流値は従来構造のＣＭＯＳに比べて
数倍大きくなることがわかつた。なお、本発明に係るＣ
ＭＯＳは上記実施例の如くｎウエル領域とＰ型シリコン
基板の接合表面部全域にｎ＋型不純物領域を設け、これ
と埋設コンタクトをなす多結晶シリコン配線を配置する
形態に限定されてない。例えばｎ＋型不純物領域の位置
については、ｎウエル領域とＰ型シリコン基板の接合表
面部の一部でもよく、ｎウエル領域内に設けてもよい。
また、多結晶シリコン配線を前述した領域にｎ＋型不純
物領域を介さずに直接設けてもよい。本発明に係るＣＭ
ＯＳはウエル領域をｎ型に、シリコン基板をＰ型にした
半導体基体を用いる形態に限らず、ｎ型シリコン基板に
Ｐウエル領域を選択的に設けた半導体基体を用いてもよ
い。
ドレイン領域２４，２５が設けられ、かつ同ウエル領域
２３上には厚さ４００λの酸化シリコン膜よりなるゲー
ト絶縁膜２６を介してリンドープ多結晶シリコンからな
るゲート電極２７が設けられ、これらによりＰチヤンネ
ルトランジスタが構成されている。また、前記基体２１
のＰ型シリコン基板２２には例えば接合深さが０．５μ
ｍの浅いｎ＋型のソース、ドレイン領域２８，２９が設
けられ、かつ同基板２２上には厚さ４００Ａの酸化シリ
コン膜よりなるゲート絶縁膜２６′を介してリンドープ
多結晶シリコンからなるゲート電極２ｒが設けられ、こ
れらによりｎチヤンネルトランジスタが構成されている
。なお、前記Ｐチヤンネルトランジスタのソース、ドレ
イン領域２４，２５は例えばボロンのイオン注入、熱処
理により形成され、一方ｎチヤンナルトランジスタのソ
ース、ドレイン領域２８，２９は砒素のイオン注入、熱
処理技術、又は熱拡散技術により形成される。そして、
前記ｎウエル領域２３とＰ型シリコン基板２２の接合部
表面の全域には、例えば深さ１μＭｆ）ｎ＋型不純物領
域３０が設けられ、かつ該ｎ＋型不純物領域３０上には
濃度約１０２０／Ｃｄのリンを含む厚さ４０００Ａの多
結晶シリコン配線３１が埋設コンタクトをなして配設さ
れている。なお、前記ｎ＋型不純物領域３０はその上の
リンを含む多結晶シリコン配線３１を拡散源とした熱拡
散により形成されている。更に、全面には例えばＣＶＤ
−ＳｉＯ２膜からなる層間絶縁膜３２が設けられており
、かつ該層間絶縁膜３２上にはコンタクトホール３３・
・・を介してｎ型ウエル領域２３のソース、ドレイン領
域２４，２５及びＰ型シリコン基板２２のソース、ドレ
イン領域２８，２９に接続したＡｔ取出し配線３４，，
３４２，３４３が設けられている。但し、前記Ａｔ取出
し配線３４２はＰチヤンネルトランジスタのドレイン領
域２５とｎチヤンネルトランジスタのドレイン領域２９
を相互に結線している。なお、ｎチヤンネルトランジス
タ及びｎウエル領域２３の形成領域以外のＰ型シリコン
基板２２の表面部分には表面の反転によりｎ型寄生チヤ
ンネルが生じるのを防止するための例えば濃度１０１７
／ＣｒｉｌｌＯ）Ｐ型不純物領域３５・・・が設けられ
ている。しかして、本発明のＣＭＯＳはｎウエル領域２
３の周縁の接合表面部に高濃度のｎ＋型不純物領域３０
を介して埋設コンタクトされたリンドープ多結晶シリコ
ン配線３１が設けられた構造になつているため、ｎウエ
ル領域２３部分の層抵抗を約１０Ω／口以下にすること
が可能となり、従来の如く浅いｎ＋型不純物預域を用い
た場合に比べて数分の１に抵抗を下けることができる。
その結果、ｎウエル領域２３内の電圧を一定化でき、電
位分布が発生するのを防止でき、ひいては、Ｐチヤンネ
ルトランジスタのｐ＋型のソース領域２４，ｎウエル領
域２３，Ｐ型シリコン基板２２，ｎチヤンネルトランジ
スタのｎ＋型ソース領域２８よりなるＰｎｐｎスイツチ
のターンオン条件が成立するのを防止できる。事実、ｎ
ウエル領域２３とＰチヤンネルトランジスタのドレイン
領域２５間の接合に順バイアスが加わるようにＡｔ取出
し配線３４２に電流を加えてラツチアツプ強度を調べた
ところ本発明の構造のＣＭＯＳにおけるラツチアツプ現
象開始時の順方向電流値は従来構造のＣＭＯＳに比べて
数倍大きくなることがわかつた。なお、本発明に係るＣ
ＭＯＳは上記実施例の如くｎウエル領域とＰ型シリコン
基板の接合表面部全域にｎ＋型不純物領域を設け、これ
と埋設コンタクトをなす多結晶シリコン配線を配置する
形態に限定されてない。例えばｎ＋型不純物領域の位置
については、ｎウエル領域とＰ型シリコン基板の接合表
面部の一部でもよく、ｎウエル領域内に設けてもよい。
また、多結晶シリコン配線を前述した領域にｎ＋型不純
物領域を介さずに直接設けてもよい。本発明に係るＣＭ
ＯＳはウエル領域をｎ型に、シリコン基板をＰ型にした
半導体基体を用いる形態に限らず、ｎ型シリコン基板に
Ｐウエル領域を選択的に設けた半導体基体を用いてもよ
い。
以上詳述した如く、本発明によればウエル領域を浅くし
て微細化した場合でも、該ウエル領域の電位を一定にす
ることが可能で、ラツチアツプ現象を起こしにくい構造
の信頼性の高い相補型ＭＯＳ半導体装置を提供できるも
のである。
て微細化した場合でも、該ウエル領域の電位を一定にす
ることが可能で、ラツチアツプ現象を起こしにくい構造
の信頼性の高い相補型ＭＯＳ半導体装置を提供できるも
のである。
第１図は従来の相補型ＭＯＳ半導体装置を示す断面図、
第２図は本発明の一実施例を示す相補型ＭＯＳ半導体装
置の断面図である。 ２１・・・半導体基体、２２・・・Ｐ型シリコン基板、
２３・・・ｎウエル領域、２４・・・Ｐ＋型ソース領域
、２５・・・Ｐ＋型ドレイン領域、２６，２６′・・・
ゲート絶縁膜、２７，２７′・・・ゲート電極、２８・
・・ｎ＋型ソース領域、２９・・・ｎ＋型ドレイン領域
、３０・・・ｎ＋型不純物領域、３１・・・リンドープ
多結晶シリコン配線、３４１，３４２，３４３・・・Ａ
ｔ取出し装置。
第２図は本発明の一実施例を示す相補型ＭＯＳ半導体装
置の断面図である。 ２１・・・半導体基体、２２・・・Ｐ型シリコン基板、
２３・・・ｎウエル領域、２４・・・Ｐ＋型ソース領域
、２５・・・Ｐ＋型ドレイン領域、２６，２６′・・・
ゲート絶縁膜、２７，２７′・・・ゲート電極、２８・
・・ｎ＋型ソース領域、２９・・・ｎ＋型ドレイン領域
、３０・・・ｎ＋型不純物領域、３１・・・リンドープ
多結晶シリコン配線、３４１，３４２，３４３・・・Ａ
ｔ取出し装置。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に該基板と逆導電型のウェル
領域を選択的に設けた半導体基体と、これら半導体基板
及びウェル領域に夫々設けられ基板、ウェル領域と逆導
電型のソース、ドレインを有するＭＯＳトランジスタと
を具備した相補型ＭＯＳ半導体装置において、前記ウェ
ル領域の表面部の一部に該ウェル領域と同一導電型の不
純物がドープされた多結晶シリコン配線を設けたことを
特徴とする相補型ＭＯＳ半導体装置。 ２ 不純物ドープ多結晶シリコン配線が、ウェル領域の
表面部の一部に、該ウェル領域より１桁以上高濃度の不
純物領域を介して埋設コンタクトされていることを特徴
とする特許請求の範囲第１項記載の相補型ＭＯＳ半導体
装置。 ３ 不純物ドープ多結晶シリコン配線が半導体基板とウ
ェル領域の境界にまたがる一部もしくは全域に設けられ
ていることを特徴とする特許請求の範囲第１項または第
２項記載の相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097215A JPS5944784B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097215A JPS5944784B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723259A JPS5723259A (en) | 1982-02-06 |
| JPS5944784B2 true JPS5944784B2 (ja) | 1984-11-01 |
Family
ID=14186394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097215A Expired JPS5944784B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944784B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5997146A (ja) | 1982-11-26 | 1984-06-04 | Asahi Shinbunsha:Kk | 感光性平版印刷版 |
| JPS61137360A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 相補型ｍｏｓ集積回路装置 |
| US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
| JP4328075B2 (ja) | 2002-04-22 | 2009-09-09 | 富士フイルム株式会社 | 感光性平版印刷版の製版システム及び製版方法 |
| JP2007109873A (ja) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | 半導体装置 |
-
1980
- 1980-07-16 JP JP55097215A patent/JPS5944784B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723259A (en) | 1982-02-06 |
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