JP2956181B2 - 抵抗素子を有する半導体装置 - Google Patents
抵抗素子を有する半導体装置Info
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- JP2956181B2 JP2956181B2 JP2249095A JP24909590A JP2956181B2 JP 2956181 B2 JP2956181 B2 JP 2956181B2 JP 2249095 A JP2249095 A JP 2249095A JP 24909590 A JP24909590 A JP 24909590A JP 2956181 B2 JP2956181 B2 JP 2956181B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に抵抗素子の抵抗値の
導電型濃度依存を少なくした半導体装置に関する。
導電型濃度依存を少なくした半導体装置に関する。
従来、半導体装置に抵抗素子を形成する場合、次のよ
うな構造が用いられている。
うな構造が用いられている。
第１の構造は、第４図（ａ）に示すように半導体基
板、例えばｎ型シリコン基板１に形成されたｐ型拡散層
３の拡散抵抗を利用するものである。すなわち、このｐ
型拡散層３の離れた位置にそれぞれp+型拡散層８を形成
し、これらp+型拡散層８に配線層10を接続し、これら配
線層10間に抵抗値が得られる。なお、４はフィールド酸
化膜、９は層間絶縁膜である。
板、例えばｎ型シリコン基板１に形成されたｐ型拡散層
３の拡散抵抗を利用するものである。すなわち、このｐ
型拡散層３の離れた位置にそれぞれp+型拡散層８を形成
し、これらp+型拡散層８に配線層10を接続し、これら配
線層10間に抵抗値が得られる。なお、４はフィールド酸
化膜、９は層間絶縁膜である。
第２の構造は、第５図（ａ）に示すように、ｎ型シリ
コン基板１に形成したｐウェル２に構成したｎチャネル
MOSトランジスタのチャネル領域の抵抗を利用するもの
である。すなわち、ｐウェル３にn+型ソース・ドレイン
領域７を形成し、かつゲート絶縁膜６を介してゲート電
極５を形成している。この場合、ゲート電極５にはｎチ
ャネルMOSトランジスタが導通する電位（通常VDD）が印
加され、ソース・ドレイン領域７に接続される配線10間
に抵抗が得られる。
コン基板１に形成したｐウェル２に構成したｎチャネル
MOSトランジスタのチャネル領域の抵抗を利用するもの
である。すなわち、ｐウェル３にn+型ソース・ドレイン
領域７を形成し、かつゲート絶縁膜６を介してゲート電
極５を形成している。この場合、ゲート電極５にはｎチ
ャネルMOSトランジスタが導通する電位（通常VDD）が印
加され、ソース・ドレイン領域７に接続される配線10間
に抵抗が得られる。
さらに、図示は省略するが、第３の構造として、MOS
トランジスタのゲート電極に用いられるｎ型またはｐ型
のポリシリコン層の抵抗を利用するものがある。
トランジスタのゲート電極に用いられるｎ型またはｐ型
のポリシリコン層の抵抗を利用するものがある。
しかしながら、第４図（ａ）に示した第１の構造で
は、ｐウェル３の表面濃度のばらつきにより、その表面
濃度が高くなるとｐウェル拡散抵抗値が下がる傾向があ
る。この様子を第４図（ｂ）に示す。
は、ｐウェル３の表面濃度のばらつきにより、その表面
濃度が高くなるとｐウェル拡散抵抗値が下がる傾向があ
る。この様子を第４図（ｂ）に示す。
また、第５図（ａ）に示した第２の構造では、ｐウェ
ル２の表面濃度のばらつきがｎチャネルMOSトランジス
タのスレッショルド電圧のばらつきにつながる。すなわ
ち、ｐウェルの表面濃度が高くなると、ｎチャネルMOS
トランジスタのスレッショルド電圧が高くなり、これに
よりチャネル抵抗も高くなる傾向がある。この様子を第
５図（ｂ）に示す。
ル２の表面濃度のばらつきがｎチャネルMOSトランジス
タのスレッショルド電圧のばらつきにつながる。すなわ
ち、ｐウェルの表面濃度が高くなると、ｎチャネルMOS
トランジスタのスレッショルド電圧が高くなり、これに
よりチャネル抵抗も高くなる傾向がある。この様子を第
５図（ｂ）に示す。
さらに、第３の構造では、ポリシリコン層の導電型を
決めるイオン注入や拡散条件のばらつきが抵抗値の変動
につながる。また、ポリシリコンを用いた抵抗層で数キ
ロオーム〜数十キロオームの高い抵抗値を得ようとする
と、チップ上に非常に広い領域を必要とするという問題
がある。
決めるイオン注入や拡散条件のばらつきが抵抗値の変動
につながる。また、ポリシリコンを用いた抵抗層で数キ
ロオーム〜数十キロオームの高い抵抗値を得ようとする
と、チップ上に非常に広い領域を必要とするという問題
がある。
本発明の目的は、不純物の濃度に依存することなく安
定した抵抗値の抵抗素子を構成することができる半導体
装置を提供することにある。
定した抵抗値の抵抗素子を構成することができる半導体
装置を提供することにある。
本発明の半導体装置は、第１導電型の半導体基板に形
成された第２導電型の第１のウェルおよび第２のウェル
と、第１のウェルに形成され、そのゲートにスレッショ
ルド電圧以上の電位が印加された電界効果トランスと、
第２のウェルに形成された拡散抵抗とを備え、前記電界
効果トランジスタのソースまたはドレインのいずれかと
拡散抵抗の一端とを直列に接続して抵抗素子を構成して
いる。
成された第２導電型の第１のウェルおよび第２のウェル
と、第１のウェルに形成され、そのゲートにスレッショ
ルド電圧以上の電位が印加された電界効果トランスと、
第２のウェルに形成された拡散抵抗とを備え、前記電界
効果トランジスタのソースまたはドレインのいずれかと
拡散抵抗の一端とを直列に接続して抵抗素子を構成して
いる。
この場合、第１のウェルと第２のウェルは同一工程で
形成され、その表面濃度が等しく形成される。
形成され、その表面濃度が等しく形成される。
本発明によれば、第１のウェルに形成した電界効果ト
ランジスタの抵抗値と、第２のウェルに形成した拡散抵
抗の抵抗値とは、各ウェルの表面濃度に対してそれぞれ
相補的な特性であるため、これらを直列接続した合成抵
抗値は、表面濃度の変化に対して変動の少ない安定した
値となる。
ランジスタの抵抗値と、第２のウェルに形成した拡散抵
抗の抵抗値とは、各ウェルの表面濃度に対してそれぞれ
相補的な特性であるため、これらを直列接続した合成抵
抗値は、表面濃度の変化に対して変動の少ない安定した
値となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の半導体装置の断面図であ
る。ｎ型シリコン基板１には、フィールド酸化膜４で分
離された領域に、イオン注入または熱拡散通の方法でｐ
ウェル2,3をそれぞれ形成する。ｐウェル２はｎチャネ
ルMOSトランジスタを形成するために、ｐウェル３は抵
抗層として用いられるためにそれぞれ形成されており、
両者は同一工程で形成され、深さ，濃度は同じである。
る。ｎ型シリコン基板１には、フィールド酸化膜４で分
離された領域に、イオン注入または熱拡散通の方法でｐ
ウェル2,3をそれぞれ形成する。ｐウェル２はｎチャネ
ルMOSトランジスタを形成するために、ｐウェル３は抵
抗層として用いられるためにそれぞれ形成されており、
両者は同一工程で形成され、深さ，濃度は同じである。
前記ｐウェル２には、ｎチャネルMOSトランジスタの
ソース・ドレインとなるn+型拡散層７を形成し、その上
にゲート絶縁膜６およびゲート電極５が形成される。ま
た、ｐウェル３には、ｐウェル拡散抵抗の取出し口とし
てp+型の拡散層８が形成されている。そして、層間絶縁
膜９を形成し、コンタクトホールを開設した上で、前記
ソース・ドレイン領域7,p+型拡散層８にそれぞれ配線10
を接続する。このとき、ソース，ドレイン領域７のいず
れか一方とp+型高濃度拡散層８を配線層10で直列接続し
ている。
ソース・ドレインとなるn+型拡散層７を形成し、その上
にゲート絶縁膜６およびゲート電極５が形成される。ま
た、ｐウェル３には、ｐウェル拡散抵抗の取出し口とし
てp+型の拡散層８が形成されている。そして、層間絶縁
膜９を形成し、コンタクトホールを開設した上で、前記
ソース・ドレイン領域7,p+型拡散層８にそれぞれ配線10
を接続する。このとき、ソース，ドレイン領域７のいず
れか一方とp+型高濃度拡散層８を配線層10で直列接続し
ている。
なお、これらの構造は、周知のCMOSシリコンゲートプ
ロセスで得ることができる。
ロセスで得ることができる。
このように構成された半導体装置は、ｐウェル２に構
成されたｎチャネルMOSトランジスタのゲート電極５は
このトランジスタが常時オンになる電位（通常VDD）に
固定している。
成されたｎチャネルMOSトランジスタのゲート電極５は
このトランジスタが常時オンになる電位（通常VDD）に
固定している。
第２図に第１図の等価回路を示す。
したがって、このようにｎチャネルMOSトランジスタ
による抵抗素子と、拡散抵抗による抵抗素子を直列接続
した抵抗値の特性は、第４図（ｂ）の特性と、第５図
（ｂ）の特性を合成した抵抗値とする。すなわち、ｐウ
ェル３に形成された拡散抵抗は、第４図（ｂ）のよう
に、ｐウェル３の表面濃度の増加に伴い減少する。ま
た、ｐウェル２に形成されたｎチャネルMOSトランジス
タのチャネル抵抗は、第５図（ｂ）のように、ｐウェル
２の表面濃度に比例して増加する。つまり、各抵抗の抵
抗値はｐウェル2,3の表面濃度に対して相補的な特性で
ある。
による抵抗素子と、拡散抵抗による抵抗素子を直列接続
した抵抗値の特性は、第４図（ｂ）の特性と、第５図
（ｂ）の特性を合成した抵抗値とする。すなわち、ｐウ
ェル３に形成された拡散抵抗は、第４図（ｂ）のよう
に、ｐウェル３の表面濃度の増加に伴い減少する。ま
た、ｐウェル２に形成されたｎチャネルMOSトランジス
タのチャネル抵抗は、第５図（ｂ）のように、ｐウェル
２の表面濃度に比例して増加する。つまり、各抵抗の抵
抗値はｐウェル2,3の表面濃度に対して相補的な特性で
ある。
したがって、これらの特性を合成した第１図の構成の
抵抗素子の抵抗値は、第３図に実線で示すように、ｐウ
ェル2,3の表面濃度の変化に対して抵抗値の変動が少な
い特性となり、安定した抵抗値の抵抗素子を得ることが
できる。
抵抗素子の抵抗値は、第３図に実線で示すように、ｐウ
ェル2,3の表面濃度の変化に対して抵抗値の変動が少な
い特性となり、安定した抵抗値の抵抗素子を得ることが
できる。
なお、この実施例では、ｎ型シリコン基板にｐウェル
を形成した例を述べたが、逆導電型で実現可能であるこ
とは言うまでもない。
を形成した例を述べたが、逆導電型で実現可能であるこ
とは言うまでもない。
以上説明したように本発明は、半導体基板に形成した
第１のウェルに構成した電界効果トランジスタの抵抗値
と、同様の第２のウェルに構成した拡散抵抗の抵抗値と
は、各ウェルの表面濃度に対してそれぞれ相補的な特性
であるため、これらを直列接続した合成抵抗値は、表面
濃度の変化に対して変動の少ない安定した値となり、こ
れにより抵抗値の変動の少ない抵抗素子を備える半導体
装置を容易に構成することが可能となる。
第１のウェルに構成した電界効果トランジスタの抵抗値
と、同様の第２のウェルに構成した拡散抵抗の抵抗値と
は、各ウェルの表面濃度に対してそれぞれ相補的な特性
であるため、これらを直列接続した合成抵抗値は、表面
濃度の変化に対して変動の少ない安定した値となり、こ
れにより抵抗値の変動の少ない抵抗素子を備える半導体
装置を容易に構成することが可能となる。
第１図は本発明の一実施例の断面図、第２図は第１図の
等価回路図、第３図は第１図の構成の抵抗値の特性図、
第４図は従来の第１の構造を示し、同図（ａ）は断面
図、同図（ｂ）は抵抗値の特性図、第５図は従来の第２
の構造を示し、同図（ａ）は断面図、同図（ｂ）は抵抗
値の特性図である。 １……ｎ型シリコン基板、2,3……ｐウェル、４……フ
ィールド酸化膜、５……ゲート電極、６……ゲート絶縁
膜、７……ソース・ドレイン領域（n+型拡散領域）、８
……p+型拡散層、９……層間絶縁膜、10……配線。
等価回路図、第３図は第１図の構成の抵抗値の特性図、
第４図は従来の第１の構造を示し、同図（ａ）は断面
図、同図（ｂ）は抵抗値の特性図、第５図は従来の第２
の構造を示し、同図（ａ）は断面図、同図（ｂ）は抵抗
値の特性図である。 １……ｎ型シリコン基板、2,3……ｐウェル、４……フ
ィールド酸化膜、５……ゲート電極、６……ゲート絶縁
膜、７……ソース・ドレイン領域（n+型拡散領域）、８
……p+型拡散層、９……層間絶縁膜、10……配線。
Claims (2)
- 【請求項１】第１導電型の半導体基板に形成された第２
導電型の第１のウェルおよび第２のウェルと、前記第１
のウェルに形成され、そのゲートにスレッショルド電圧
以上の電位が印加された電界効果トランジスタと、第２
のウェルに形成された拡散抵抗とを備え、前記電界効果
トランジスタのソースまたはドレインのいずれかと前記
拡散抵抗の一端とを直列に接続したことを特徴とする抵
抗素子を有する半導体装置。 - 【請求項２】第１のウェルと第２のウェルは同一工程で
形成され、その表面濃度が等しく形成されてなる特許請
求の範囲第１項記載の抵抗素子を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249095A JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249095A JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127565A JPH04127565A (ja) | 1992-04-28 |
| JP2956181B2 true JP2956181B2 (ja) | 1999-10-04 |
Family
ID=17187904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249095A Expired - Lifetime JP2956181B2 (ja) | 1990-09-19 | 1990-09-19 | 抵抗素子を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956181B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4108444B2 (ja) * | 2002-10-31 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
| JP5330899B2 (ja) * | 2009-05-25 | 2013-10-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN111628002B (zh) * | 2020-06-08 | 2023-05-23 | 无锡光磊电子科技有限公司 | 一种mos管 |
-
1990
- 1990-09-19 JP JP2249095A patent/JP2956181B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127565A (ja) | 1992-04-28 |
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