JP2920013B2 - 半導体静電保護回路 - Google Patents
半導体静電保護回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体集積回路の内部を静電サージ電圧より保護する
半導体静電保護回路に関する。
に半導体集積回路の内部を静電サージ電圧より保護する
半導体静電保護回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下、単にＬＳＩとよ
ぶ）のひとつとして、いわゆるＭＯＳ（メタル オキサ
イド シリコン）型のトランジスタがあるがこのＭＯＳ
トランジスタでは、非常に薄いゲート酸化膜（２００Å
程度）の上に、ゲートとなるポリシリコンを設け、この
ポリシリコンにＨかＬの電圧を加えることによりそのト
ランジスタがオンオフするようになっている。
ぶ）のひとつとして、いわゆるＭＯＳ（メタル オキサ
イド シリコン）型のトランジスタがあるがこのＭＯＳ
トランジスタでは、非常に薄いゲート酸化膜（２００Å
程度）の上に、ゲートとなるポリシリコンを設け、この
ポリシリコンにＨかＬの電圧を加えることによりそのト
ランジスタがオンオフするようになっている。
【０００３】このようなトランジスタを基板上全面に多
数形成する際、各トランジスタ間を分離するため、ＬＯ
ＣＯＳ（ローカル オキサイデーション オブ シリコ
ン）とよばれる素子分離膜が設けられる。この膜には、
約５０００〜１００００Åと非常に厚い酸化膜が用いら
れるため、通常の使用範囲（５Ｖ）程度の電圧が印加さ
れてもそのＬＯＣＯＳの下にチャネルができてトランジ
スタ動作をすることはなく、素子分離が完全に行われ
る。
数形成する際、各トランジスタ間を分離するため、ＬＯ
ＣＯＳ（ローカル オキサイデーション オブ シリコ
ン）とよばれる素子分離膜が設けられる。この膜には、
約５０００〜１００００Åと非常に厚い酸化膜が用いら
れるため、通常の使用範囲（５Ｖ）程度の電圧が印加さ
れてもそのＬＯＣＯＳの下にチャネルができてトランジ
スタ動作をすることはなく、素子分離が完全に行われ
る。
【０００４】しかしながら、ＬＳＩを人がハンドリング
する場合は、外部からの静電気は数１００Ｖ〜数１００
０Ｖに達する。このような高電圧が直接ゲート（ポリシ
リコン）に加わると、上記したようにその下のゲート酸
化膜は２００Å程度と非常に薄いため、容易に破壊され
る。そこで通常、ＭＯＳあるいはＣＭＯＳ（コンプリメ
ンタリー ＭＯＳ）タイプのＬＳＩには、必ずこのよう
な外部の静電気に対する保護回路が設けられている。
する場合は、外部からの静電気は数１００Ｖ〜数１００
０Ｖに達する。このような高電圧が直接ゲート（ポリシ
リコン）に加わると、上記したようにその下のゲート酸
化膜は２００Å程度と非常に薄いため、容易に破壊され
る。そこで通常、ＭＯＳあるいはＣＭＯＳ（コンプリメ
ンタリー ＭＯＳ）タイプのＬＳＩには、必ずこのよう
な外部の静電気に対する保護回路が設けられている。
【０００５】このような保護回路としては、従来からＬ
ＯＣＯＳをゲート酸化膜とするフィールドトランジスタ
が用いられていた。以下、図３とともに従来の半導体静
電保護回路について説明する。
ＯＣＯＳをゲート酸化膜とするフィールドトランジスタ
が用いられていた。以下、図３とともに従来の半導体静
電保護回路について説明する。
【０００６】図３は、従来の半導体静電保護回路を表わ
したものである。このうち、図（Ａ）は平面透視図を示
し、図（Ｂ）は図（Ａ）におけるＸ−Ｘ´断面図を示
す。また同図（Ｃ）は図（Ａ）におけるＹ−Ｙ´断面図
を示す。同図（Ｂ）に示すように、ｐ型の基板１１上に
は、ｎ型の拡散領域１３及び１４が設けられ、更にその
上には２００Å程度の厚さを有する酸化膜２１，２２が
５０００〜１００００Å程度の厚さを有するＬＯＣＯＳ
１６，１７，１８と一体に形成されている。これらの酸
化膜２１，２２は内部回路においてはトランジスタのゲ
ート酸化膜として用いられるものである。ｎ型拡散領域
１３の下側には、このｎ型拡散領域の不純物濃度より低
い濃度のｎ型ウェル領域１２が形成されている。また各
ＬＯＣＯＳの下側には、ｐ型のチャネルストッパがそれ
ぞれ設けられている。このチャネルストッパ１５は、後
述するアルミニウムの導体膜２５に印加される電圧によ
り、この領域にチャネルができにくくするためのもので
あり、基板１１よりも少し濃い濃度となっている。
したものである。このうち、図（Ａ）は平面透視図を示
し、図（Ｂ）は図（Ａ）におけるＸ−Ｘ´断面図を示
す。また同図（Ｃ）は図（Ａ）におけるＹ−Ｙ´断面図
を示す。同図（Ｂ）に示すように、ｐ型の基板１１上に
は、ｎ型の拡散領域１３及び１４が設けられ、更にその
上には２００Å程度の厚さを有する酸化膜２１，２２が
５０００〜１００００Å程度の厚さを有するＬＯＣＯＳ
１６，１７，１８と一体に形成されている。これらの酸
化膜２１，２２は内部回路においてはトランジスタのゲ
ート酸化膜として用いられるものである。ｎ型拡散領域
１３の下側には、このｎ型拡散領域の不純物濃度より低
い濃度のｎ型ウェル領域１２が形成されている。また各
ＬＯＣＯＳの下側には、ｐ型のチャネルストッパがそれ
ぞれ設けられている。このチャネルストッパ１５は、後
述するアルミニウムの導体膜２５に印加される電圧によ
り、この領域にチャネルができにくくするためのもので
あり、基板１１よりも少し濃い濃度となっている。
【０００７】更に、ＬＯＣＯＳ１６，１７，１８の上に
は、５０００Å程度の厚さを有する絶縁膜２４を介し
て、前述した導体膜２５が形成されている。また、酸化
膜２２の上部には、前記した絶縁膜２４を介して導体膜
２６が形成されている。導体膜２５は、コンタクトホー
ル３１を介して、ｎ型拡散領域１３に接続され、導体膜
２６は、コンタクトホール３２を介してｎ型拡散領域１
４に接続されている。また、この導体膜２６は、その一
端が基準電位へ接続されている。これらの導体膜上に
は、保護膜２７が設けられている。この保護膜２７に
は、ボンディングパッド２９としての窓が設けられ、こ
れを介して外部とのボンディング接続が行われるように
なっている。
は、５０００Å程度の厚さを有する絶縁膜２４を介し
て、前述した導体膜２５が形成されている。また、酸化
膜２２の上部には、前記した絶縁膜２４を介して導体膜
２６が形成されている。導体膜２５は、コンタクトホー
ル３１を介して、ｎ型拡散領域１３に接続され、導体膜
２６は、コンタクトホール３２を介してｎ型拡散領域１
４に接続されている。また、この導体膜２６は、その一
端が基準電位へ接続されている。これらの導体膜上に
は、保護膜２７が設けられている。この保護膜２７に
は、ボンディングパッド２９としての窓が設けられ、こ
れを介して外部とのボンディング接続が行われるように
なっている。
【０００８】また図３（Ａ）及び（Ｃ）に示すように、
導体膜２５は、コンタクトホール３５を介してポリシリ
コン等からなる抵抗体３３に接続され、更にこの抵抗体
３３の他端はコンタクトホール３７を介して、図示しな
い入力ゲートに接続された導体膜３４へと接続されてい
る。
導体膜２５は、コンタクトホール３５を介してポリシリ
コン等からなる抵抗体３３に接続され、更にこの抵抗体
３３の他端はコンタクトホール３７を介して、図示しな
い入力ゲートに接続された導体膜３４へと接続されてい
る。
【０００９】ここに、ｎ型拡散領域１３、ｎ型拡散領域
１４、ＬＯＣＯＳ１７及び導体膜２５，２６等により、
図３（Ｄ）に示すような厚膜のフィールドトランジスタ
３６が形成されることとなる。この図は、図３（Ａ）〜
（Ｃ）に示した構成を等価的に表した等価回路である。
この図に示すように、ボンディングパッド２９は抵抗体
３３を介して入力ゲートへ接続されるとともに、厚膜の
フィールドトランジスタ３６のゲートとドレインに接続
されている。そして、このフィールドトランジスタ３６
のソース側は基準電位へと接続されている。
１４、ＬＯＣＯＳ１７及び導体膜２５，２６等により、
図３（Ｄ）に示すような厚膜のフィールドトランジスタ
３６が形成されることとなる。この図は、図３（Ａ）〜
（Ｃ）に示した構成を等価的に表した等価回路である。
この図に示すように、ボンディングパッド２９は抵抗体
３３を介して入力ゲートへ接続されるとともに、厚膜の
フィールドトランジスタ３６のゲートとドレインに接続
されている。そして、このフィールドトランジスタ３６
のソース側は基準電位へと接続されている。
【００１０】このような構成により例えばボンディング
パッド２９に外部より静電サージ電圧が与えられた場
合、導体膜２５により、ＬＯＣＯＳ１７上にこの電圧が
印加され、これによりこのＬＯＣＯＳ１７の下側には伝
導チャネルが形成されることとなる。これにより、静電
サージ電流はｎ型拡散領域１３からこの生成された伝導
チャネルを介してｎ型拡散領域１４、更に導電膜２６へ
と流れ、更に基準電位へと流れることとなる。これによ
り、静電サージに対して内部の入力ゲートを保護するこ
とができる。なお、前記したように、チャネルストッパ
１５等の働きにより、通常の動作電圧５Ｖに対しては、
チャネルが形成されず、このフィールドトランジスタ３
６がオンすることはない。
パッド２９に外部より静電サージ電圧が与えられた場
合、導体膜２５により、ＬＯＣＯＳ１７上にこの電圧が
印加され、これによりこのＬＯＣＯＳ１７の下側には伝
導チャネルが形成されることとなる。これにより、静電
サージ電流はｎ型拡散領域１３からこの生成された伝導
チャネルを介してｎ型拡散領域１４、更に導電膜２６へ
と流れ、更に基準電位へと流れることとなる。これによ
り、静電サージに対して内部の入力ゲートを保護するこ
とができる。なお、前記したように、チャネルストッパ
１５等の働きにより、通常の動作電圧５Ｖに対しては、
チャネルが形成されず、このフィールドトランジスタ３
６がオンすることはない。
【００１１】更に、ポリシリコンにより形成されている
抵抗体３３の働きにより、内部の入力ゲートへの静電サ
ージの侵入をより効果的に防ぐことができる。
抵抗体３３の働きにより、内部の入力ゲートへの静電サ
ージの侵入をより効果的に防ぐことができる。
【００１２】以上説明したのは、ゲートアレイ回路にお
ける入力ゲート用の静電保護に関するものであるが、こ
れとは逆に出力回路用の静電保護回路を構成する場合に
は、上記したポリシリコンによる抵抗体３３を介するこ
となく、導体膜２５を出力ゲートへの導体膜３４に直接
接続する。これは、入力バッファの場合には、入力イン
ピーダンスを大きくしても問題はないが、出力バッファ
においては、出力インピーダンスを小さく保つ必要があ
るからである。
ける入力ゲート用の静電保護に関するものであるが、こ
れとは逆に出力回路用の静電保護回路を構成する場合に
は、上記したポリシリコンによる抵抗体３３を介するこ
となく、導体膜２５を出力ゲートへの導体膜３４に直接
接続する。これは、入力バッファの場合には、入力イン
ピーダンスを大きくしても問題はないが、出力バッファ
においては、出力インピーダンスを小さく保つ必要があ
るからである。
【００１３】
【発明が解決しようとする課題】このように、従来の静
電保護回路においては、入力ゲート用の静電保護回路の
場合は厚膜のフィールドトランジスタの他にポリシリコ
ン等の抵抗体を別途設ける必要があった。また、出力バ
ッファの場合は、このような抵抗体を設けることができ
ないため、単一の厚膜フィールドトランジスタのみによ
り外部からの静電サージ電流を基準電位へと逃すように
なっていた。このため、大きなサージ電流に対しては、
直ちにこれを基準電位へと逃して対処することができ
ず、内部の出力回路等を十分に保護することができなか
った。
電保護回路においては、入力ゲート用の静電保護回路の
場合は厚膜のフィールドトランジスタの他にポリシリコ
ン等の抵抗体を別途設ける必要があった。また、出力バ
ッファの場合は、このような抵抗体を設けることができ
ないため、単一の厚膜フィールドトランジスタのみによ
り外部からの静電サージ電流を基準電位へと逃すように
なっていた。このため、大きなサージ電流に対しては、
直ちにこれを基準電位へと逃して対処することができ
ず、内部の出力回路等を十分に保護することができなか
った。
【００１４】本発明は、係る課題を解決するためになさ
れたものであり、入力ゲート用の静電保護の場合に、新
たに抵抗体を設ける必要がなく、また出力回路用の静電
保護の場合に、内部回路の静電耐圧を十分に確保するこ
とができる半導体静電保護回路を提供することを目的と
する。
れたものであり、入力ゲート用の静電保護の場合に、新
たに抵抗体を設ける必要がなく、また出力回路用の静電
保護の場合に、内部回路の静電耐圧を十分に確保するこ
とができる半導体静電保護回路を提供することを目的と
する。
【００１５】
【課題を解決するための手段】請求項１記載の発明に係
る半導体静電保護回路は、チップ上に予めトランジスタ
間に所定の配線を施すことにより所望の論理を実現する
ゲートアレイ方式の半導体集積回路において、(i) 第一
導電型の半導体基板と、(ii)第二導電型の不純物を含む
拡散領域であって、半導体基板上に低不純物濃度の第二
導電型のウェル領域を介して並設されるとともに、入出
力用のボンディングパッドとオーミックに接続された第
一及び第三の拡散領域と、(iii) 第二導電型の不純物を
含む拡散領域であって、半導体基板上の第一及び第三の
拡散領域の中央部に設けられるとともに、基準電位に接
続された第二の拡散領域と、(iv)素子分離膜としてこれ
らの拡散領域間を分離するフィールド酸化膜と、(v) こ
のフィールド酸化膜上にかかるように形成され、ボンデ
ィングパッドからの静電サージ電流を伝導してフィール
ド酸化膜の下側領域に伝導チャネルを生ぜしめる導体
膜、とを有し、入力ゲートの静電保護を行う際には、第
一または第三の拡散領域のうちのボンディングパッドが
接続されていない側の一端を入力ゲートに接続すること
によりこの第一または第三の拡散領域を入力抵抗として
用いる一方、出力ゲートの静電保護を行う際には、ボン
ディングパッドを出力ゲートに接続することにより第二
の拡散領域を共通のソースとし第一及び第三の拡散領域
をドレインとする２つのフィールドトランジスタを形成
するようにしたものである。
る半導体静電保護回路は、チップ上に予めトランジスタ
間に所定の配線を施すことにより所望の論理を実現する
ゲートアレイ方式の半導体集積回路において、(i) 第一
導電型の半導体基板と、(ii)第二導電型の不純物を含む
拡散領域であって、半導体基板上に低不純物濃度の第二
導電型のウェル領域を介して並設されるとともに、入出
力用のボンディングパッドとオーミックに接続された第
一及び第三の拡散領域と、(iii) 第二導電型の不純物を
含む拡散領域であって、半導体基板上の第一及び第三の
拡散領域の中央部に設けられるとともに、基準電位に接
続された第二の拡散領域と、(iv)素子分離膜としてこれ
らの拡散領域間を分離するフィールド酸化膜と、(v) こ
のフィールド酸化膜上にかかるように形成され、ボンデ
ィングパッドからの静電サージ電流を伝導してフィール
ド酸化膜の下側領域に伝導チャネルを生ぜしめる導体
膜、とを有し、入力ゲートの静電保護を行う際には、第
一または第三の拡散領域のうちのボンディングパッドが
接続されていない側の一端を入力ゲートに接続すること
によりこの第一または第三の拡散領域を入力抵抗として
用いる一方、出力ゲートの静電保護を行う際には、ボン
ディングパッドを出力ゲートに接続することにより第二
の拡散領域を共通のソースとし第一及び第三の拡散領域
をドレインとする２つのフィールドトランジスタを形成
するようにしたものである。
【００１６】
【作用】この発明に係る半導体静電保護回路では、入力
ゲート用の保護回路を構成する場合には、上記３つの拡
散領域のうち中央部以外のいずれか一方の領域を入力抵
抗として用いて入力インピーダンスを高くできる一方、
出力ゲート用の保護回路を構成する場合には、上記３つ
の拡散領域により２つのフィールドトランジスタを構成
して静電サージ電流をパラレルに基準電位へと逃がすこ
とができる。
ゲート用の保護回路を構成する場合には、上記３つの拡
散領域のうち中央部以外のいずれか一方の領域を入力抵
抗として用いて入力インピーダンスを高くできる一方、
出力ゲート用の保護回路を構成する場合には、上記３つ
の拡散領域により２つのフィールドトランジスタを構成
して静電サージ電流をパラレルに基準電位へと逃がすこ
とができる。
【００１７】
【実施例】以下、実施例につき本発明を詳細に説明す
る。
る。
【００１８】図１及び図２は、本発明に係る半導体静電
保護回路の実施例を表したものである。このうち、図１
は出力ゲートに対する静電保護を行うものであり、図２
は入力ゲートに対する静電保護を行うものである。ま
ず、図１より説明する。
保護回路の実施例を表したものである。このうち、図１
は出力ゲートに対する静電保護を行うものであり、図２
は入力ゲートに対する静電保護を行うものである。ま
ず、図１より説明する。
【００１９】この図で、従来例（図３）と同一の部分に
は同一の符号を付し、適宜に説明を省略する。
は同一の符号を付し、適宜に説明を省略する。
【００２０】この静電保護回路においては、従来例にも
示したｎ型拡散領域１３，１４の他に、これに隣接して
設けられている第３の拡散領域４８を利用する。この拡
散領域は、前者２つの拡散領域と同一工程により形成す
ることができ、製造上更に工程が増えるという問題はな
い。この図に示すように、第２のｎ型拡散領域１４と第
３のｎ型拡散領域４８及び第３のｎ型拡散領域４８にコ
ンタクトホール４６を介して接続された導体膜２５の３
者により、第２の厚膜フィールドトランジスタ４９（同
図Ｃ）を形成している。すなわち、図１（Ｃ）に示すよ
うに、第２のｎ型拡散領域１４を基準電圧に接続された
共通のソース電極とし、第１のｎ型拡散領域１３と第３
のｎ型拡散領域４８をそれぞれドレインとし、また導体
膜２５をゲートとする厚膜のフィールドトランジスタ３
６及び４９が、ボンディングパッド２９と基準電位との
間にパラレルに接続されることになる。
示したｎ型拡散領域１３，１４の他に、これに隣接して
設けられている第３の拡散領域４８を利用する。この拡
散領域は、前者２つの拡散領域と同一工程により形成す
ることができ、製造上更に工程が増えるという問題はな
い。この図に示すように、第２のｎ型拡散領域１４と第
３のｎ型拡散領域４８及び第３のｎ型拡散領域４８にコ
ンタクトホール４６を介して接続された導体膜２５の３
者により、第２の厚膜フィールドトランジスタ４９（同
図Ｃ）を形成している。すなわち、図１（Ｃ）に示すよ
うに、第２のｎ型拡散領域１４を基準電圧に接続された
共通のソース電極とし、第１のｎ型拡散領域１３と第３
のｎ型拡散領域４８をそれぞれドレインとし、また導体
膜２５をゲートとする厚膜のフィールドトランジスタ３
６及び４９が、ボンディングパッド２９と基準電位との
間にパラレルに接続されることになる。
【００２１】このような構成とすることにより、ボンデ
ィングパッド２９に外部から静電サージ電圧２０が与え
られた場合には、同図（Ｃ）に示すフィールドトランジ
スタ３６及び４９のドレイン・ソース間がオンとなり、
このサージ電流がこれらの２つの経路をパラレルに通っ
て、直ちに基準電位へと逃げることとなる。これによ
り、内部の出力回路の保護が十分に図られることにな
る。
ィングパッド２９に外部から静電サージ電圧２０が与え
られた場合には、同図（Ｃ）に示すフィールドトランジ
スタ３６及び４９のドレイン・ソース間がオンとなり、
このサージ電流がこれらの２つの経路をパラレルに通っ
て、直ちに基準電位へと逃げることとなる。これによ
り、内部の出力回路の保護が十分に図られることにな
る。
【００２２】次に、図２とともに入力ゲート用の静電保
護回路について説明する。この図の（Ａ）に示すよう
に、第３のｎ型拡散領域４８上に、コンタクトホール４
６とは反対側の他端にコンタクトホール４７を設け、導
体膜４４により入力ゲートへと接続する。この図の
（Ａ）における断面Ｙ−Ｙ´を同図（Ｃ）に示す。この
ような構成とすることにより、コンタクトホール４６と
４７の間における第３のｎ型拡散領域４８が抵抗体とし
ての働きをすることとなり、等価的には図２（Ｄ）に示
すような回路構成となる。すなわち、前記した第３のｎ
型拡散領域４８は、抵抗体５１としての役割を果たすこ
とになる。従って、この場合には、従来例（図３
（Ｄ））に示したと同様の等価回路構成となるため、外
部からのサージ電圧２０はフィールドトランジスタ３６
のドレイン・ソース間を経て基準電位へと逃げるととも
に、抵抗体５１により入力ゲートへの侵入防止が十分に
図られることになる。
護回路について説明する。この図の（Ａ）に示すよう
に、第３のｎ型拡散領域４８上に、コンタクトホール４
６とは反対側の他端にコンタクトホール４７を設け、導
体膜４４により入力ゲートへと接続する。この図の
（Ａ）における断面Ｙ−Ｙ´を同図（Ｃ）に示す。この
ような構成とすることにより、コンタクトホール４６と
４７の間における第３のｎ型拡散領域４８が抵抗体とし
ての働きをすることとなり、等価的には図２（Ｄ）に示
すような回路構成となる。すなわち、前記した第３のｎ
型拡散領域４８は、抵抗体５１としての役割を果たすこ
とになる。従って、この場合には、従来例（図３
（Ｄ））に示したと同様の等価回路構成となるため、外
部からのサージ電圧２０はフィールドトランジスタ３６
のドレイン・ソース間を経て基準電位へと逃げるととも
に、抵抗体５１により入力ゲートへの侵入防止が十分に
図られることになる。
【００２３】以上説明したように、本実施例では第３の
ｎ型拡散領域を入力ゲートに対する静電保護回路におい
ては抵抗体として用いる一方、出力ゲートに対する静電
保護回路においては第２のフィールドトランジスタのド
レイン電極としての役割を担わせることにより、入力及
び出力ゲートの双方に対し、効果的な静電対策を行うこ
ととなる。
ｎ型拡散領域を入力ゲートに対する静電保護回路におい
ては抵抗体として用いる一方、出力ゲートに対する静電
保護回路においては第２のフィールドトランジスタのド
レイン電極としての役割を担わせることにより、入力及
び出力ゲートの双方に対し、効果的な静電対策を行うこ
ととなる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
第１、第２の拡散領域に隣接する第３の拡散領域を、入
力ゲートに対する静電保護に際しこれを抵抗体として用
いることとしたので、従来のように、別個に抵抗体を設
ける必要がなくなり、工程を増やす必要がなくなるとい
う効果がある。また、出力回路に対する静電保護の際に
は、この第３の拡散領域を用いて既存のフィールドトラ
ンジスタとパラレルに新たなフィールドトランジスタを
構成し、静電サージ電流をパラレルに基準電位へと逃が
すこととしたので、従来の出力ゲートに対する静電保護
に比べ、静電耐圧及びその周波数特性を向上させること
が可能となる。
第１、第２の拡散領域に隣接する第３の拡散領域を、入
力ゲートに対する静電保護に際しこれを抵抗体として用
いることとしたので、従来のように、別個に抵抗体を設
ける必要がなくなり、工程を増やす必要がなくなるとい
う効果がある。また、出力回路に対する静電保護の際に
は、この第３の拡散領域を用いて既存のフィールドトラ
ンジスタとパラレルに新たなフィールドトランジスタを
構成し、静電サージ電流をパラレルに基準電位へと逃が
すこととしたので、従来の出力ゲートに対する静電保護
に比べ、静電耐圧及びその周波数特性を向上させること
が可能となる。
【図１】本発明に係る半導体静電保護回路のうち、出力
ゲート用の静電保護回路を示す構造図及び等価回路図で
ある。
ゲート用の静電保護回路を示す構造図及び等価回路図で
ある。
【図２】本発明に係る半導体静電保護回路のうち、入力
ゲート用の静電保護回路を示す構造図及びその等価回路
図である。
ゲート用の静電保護回路を示す構造図及びその等価回路
図である。
【図３】従来の半導体静電保護回路を示す構造図及びそ
の等価回路図である。
の等価回路図である。
１１ ｐ型基板 １２，４３ ｎ型ウェル領域 １３ ｎ型拡散領域（ドレイン） １４ ｎ型拡散領域（ソース） ４８ ｎ型拡散領域（ドレイン） １６，１７，１８，４１ ＬＯＣＯＳ ２４ 絶縁膜 ２５，２６，４４ 導体膜 ２７ 保護膜 ２９ ボンディングパッド
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (1)
- 【請求項１】 チップ上に予め配置されたトランジスタ
間に所定の配線を施すことにより所望の論理を実現する
ゲートアレイ方式の半導体集積回路において、 第一導電型の半導体基板と、 第二導電型の不純物を含む拡散領域であって、前記半導
体基板上に低不純物濃度の第二導電型のウェル領域を介
して並設されるとともに、入出力用のボンディングパッ
ドとオーミックに接続された第一及び第三の拡散領域
と、 第二導電型の不純物を含む拡散領域であって、前記半導
体基板上の第一及び第三の拡散領域の中央部に設けられ
るとともに、基準電位に接続された第二の拡散領域と、 素子分離膜としてこれらの拡散領域間を分離するフィー
ルド酸化膜と、 このフィールド酸化膜上にかかるように形成され、前記
ボンディングパッドからの静電サージ電流を伝導して前
記フィールド酸化膜の下側領域に伝導チャネルを生ぜし
める導体膜とを具備し、 入力ゲートの静電保護を行う際には、前記第一または第
三の拡散領域のうちの前記ボンディングパッドが接続さ
れていない側の一端を入力ゲートに接続し、この第一ま
たは第三の拡散領域を入力抵抗として用い、 出力ゲートの静電保護を行う際には、前記ボンディング
パッドを出力ゲートに接続して、前記第二の拡散領域を
共通のソースとし第一及び第三の拡散領域をドレインと
する２つのフィールドトランジスタを形成するようにし
たことを特徴とする半導体静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345325A JP2920013B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345325A JP2920013B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175439A JPH05175439A (ja) | 1993-07-13 |
| JP2920013B2 true JP2920013B2 (ja) | 1999-07-19 |
Family
ID=18375830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345325A Expired - Fee Related JP2920013B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920013B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| JP7323847B2 (ja) * | 2020-02-26 | 2023-08-09 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1991
- 1991-12-26 JP JP3345325A patent/JP2920013B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175439A (ja) | 1993-07-13 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |