JPH0812917B2 - Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ - Google Patents
Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタInfo
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- JPH0812917B2 JPH0812917B2 JP60025474A JP2547485A JPH0812917B2 JP H0812917 B2 JPH0812917 B2 JP H0812917B2 JP 60025474 A JP60025474 A JP 60025474A JP 2547485 A JP2547485 A JP 2547485A JP H0812917 B2 JPH0812917 B2 JP H0812917B2
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- 238000000034 method Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000008054 signal transmission Effects 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000010410 layer Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000011017 operating method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は動作電圧が低い場合に於ても充分なオン／オ
フ電流比と駆動能力が得られるMISトランジスタの動作
方法とそれに用いるMISトランジスタに関する。
フ電流比と駆動能力が得られるMISトランジスタの動作
方法とそれに用いるMISトランジスタに関する。
MISトランジスタの微細化に伴ない、高電界による問
題を避けるためあるいは、消費電力を下げるために、電
源電圧を低下させる必要が生じて来ている。しかしなが
ら通常の動作方法では、単純に電源電圧を下げると、オ
ン／オフの電流比が取れなかったりあるいは駆動能力が
落ちてしまい実用上大きな障害となる。
題を避けるためあるいは、消費電力を下げるために、電
源電圧を低下させる必要が生じて来ている。しかしなが
ら通常の動作方法では、単純に電源電圧を下げると、オ
ン／オフの電流比が取れなかったりあるいは駆動能力が
落ちてしまい実用上大きな障害となる。
第６図に示す従来のCMOSインバータを例にとってその
動作を示す。
動作を示す。
図において、41はPMOSトランジスタ、42はNMOSトラン
ジスタ、43は電源、44はアース、45は入力、46は出力で
ある。
ジスタ、43は電源、44はアース、45は入力、46は出力で
ある。
通常はNMOSトランジスタ42の基板は接地され、PMOSト
ランジスタ41の基板はドレインに接続されている。この
状態では飽和状態に於けるドレイン電流IDは次式で表わ
される。
ランジスタ41の基板はドレインに接続されている。この
状態では飽和状態に於けるドレイン電流IDは次式で表わ
される。
ID＝Ｋ（VD−VT）２ ここでＫは比例定数、VDは電源電圧、VTは閾電圧であ
る。
る。
したがってVDがVT近くまで下がると、駆動能力は極端
に減少する。
に減少する。
これを避けるためにVTを下げると、オフ電流を充分下
げることができなくなる。
げることができなくなる。
すなわち、VT以下のゲート電圧ではIDはexp（8VG/nK
T）に比例するので（通常はｎ＝1.2〜1.3）、オン／オ
フ比を充分取ろうとするとVTは実用上0.5〜0.6V以下に
は設定できない。このため従来の動作方法では0.5V前後
の低電圧動作は、実用的には全く実現することができな
い。
T）に比例するので（通常はｎ＝1.2〜1.3）、オン／オ
フ比を充分取ろうとするとVTは実用上0.5〜0.6V以下に
は設定できない。このため従来の動作方法では0.5V前後
の低電圧動作は、実用的には全く実現することができな
い。
本発明の目的は電源電圧が0.5V程度であっても、充分
小さなオフ電流と、比較的大きなオン電流とが同時に実
現できるMISトランジスタの動作方法とこの動作に適し
たMISトランジスタを提供することにある。
小さなオフ電流と、比較的大きなオン電流とが同時に実
現できるMISトランジスタの動作方法とこの動作に適し
たMISトランジスタを提供することにある。
本発明は、電気的に接続されたゲートと半導体基体を
入力端子とし、ソース及びドレインを出力端子あるいは
信号伝達端子とするか又は電源に接続されたエンハンス
メント型MISトランジスタをｎチャネル型とｐチャネル
型の２種類用意し、これをCMOS構成とし、このCMOSがオ
ン、オフする入力信号を加えることを特徴とするMISト
ランジスタの動作方法である。
入力端子とし、ソース及びドレインを出力端子あるいは
信号伝達端子とするか又は電源に接続されたエンハンス
メント型MISトランジスタをｎチャネル型とｐチャネル
型の２種類用意し、これをCMOS構成とし、このCMOSがオ
ン、オフする入力信号を加えることを特徴とするMISト
ランジスタの動作方法である。
また本発明は、ソース・ドレイン領域の直下に絶縁層
を有し、半導体基体がこの絶縁層に囲まれながら下方に
延びて側方に広がっており、さらに半導体基体全体が絶
縁膜に囲まれ、ゲートとこの半導体基体とが、アクティ
ブ領域の外で電気的に接続されたエンハンスメント型MI
Sトランジスタを、ｎチャネル型とｐチャネル型の２種
類を用意してCMOS構成とし、このCMOSがオン、オフする
入力信号を前記ゲートに加えることを特徴とするMISト
ランジスタである。
を有し、半導体基体がこの絶縁層に囲まれながら下方に
延びて側方に広がっており、さらに半導体基体全体が絶
縁膜に囲まれ、ゲートとこの半導体基体とが、アクティ
ブ領域の外で電気的に接続されたエンハンスメント型MI
Sトランジスタを、ｎチャネル型とｐチャネル型の２種
類を用意してCMOS構成とし、このCMOSがオン、オフする
入力信号を前記ゲートに加えることを特徴とするMISト
ランジスタである。
次に本発明の原理を説明する。第１図は本発明のトラ
ンジスタによる典型的な動作方法である。ここでnMOSの
ゲートと基体とは電気的に接続され入力端子３を形成し
ている。閾電圧は一般に次式で与えられる。
ンジスタによる典型的な動作方法である。ここでnMOSの
ゲートと基体とは電気的に接続され入力端子３を形成し
ている。閾電圧は一般に次式で与えられる。
ここでa,bは定数、φｂは基体のフェルミレベル、Vsub
は基体電位である。通常のシリコンゲートMOSトランジ
スタではａ０である。又、ｂ０である。
は基体電位である。通常のシリコンゲートMOSトランジ
スタではａ０である。又、ｂ０である。
本発明のMOSトランジスタの入力端子３に０電位を加
えたとき、Vsub＝０となるのでこのときのVTは となり、基体濃度、ゲート酸化膜厚を適当な値に設定す
れば、このときのチャネル電流を充分小さくできる。た
とえばVT＝0.4Vとすると約10-12A/μｍ程度になる。こ
れは次のような理由による。VG＝VTにおけるMISFETを流
れるドレイン電流は一般にチャネル幅１μｍ当たり10-7
A（通常10-7A/μｍと表記する）程度である。一方VG≦V
Tにおけるドレイン電流はexp（qVG/nkT）に比例し、通
常、ドレイン電流を１桁変化させるのに必要なゲート電
圧VGの変化量は80mV前後である。従ってVT＝0.4Vであれ
ばVG≠0Vのときのドレイン電流（リーク電流）は ID＝10-7A/μｍ×10−（400/80）＝10-12A/μｍ となる。一方入力端子３に２φｂを越えない正の電位VI
を与えたとき Vsub＝VIとなるので、 となり、VTは０に近ずく。
えたとき、Vsub＝０となるのでこのときのVTは となり、基体濃度、ゲート酸化膜厚を適当な値に設定す
れば、このときのチャネル電流を充分小さくできる。た
とえばVT＝0.4Vとすると約10-12A/μｍ程度になる。こ
れは次のような理由による。VG＝VTにおけるMISFETを流
れるドレイン電流は一般にチャネル幅１μｍ当たり10-7
A（通常10-7A/μｍと表記する）程度である。一方VG≦V
Tにおけるドレイン電流はexp（qVG/nkT）に比例し、通
常、ドレイン電流を１桁変化させるのに必要なゲート電
圧VGの変化量は80mV前後である。従ってVT＝0.4Vであれ
ばVG≠0Vのときのドレイン電流（リーク電流）は ID＝10-7A/μｍ×10−（400/80）＝10-12A/μｍ となる。一方入力端子３に２φｂを越えない正の電位VI
を与えたとき Vsub＝VIとなるので、 となり、VTは０に近ずく。
このときのVTがもしVIよりも小さければ、このMOSト
ランジスタはオン状態となり、比較的大きなオン電流が
流れる。これは となる様にｂ及びVIを設定することによって達成でき
る。ｂはゲート絶縁膜厚と半導体基体の不純物濃度から
決まるので、この二つを適宜設定すればよい。
ランジスタはオン状態となり、比較的大きなオン電流が
流れる。これは となる様にｂ及びVIを設定することによって達成でき
る。ｂはゲート絶縁膜厚と半導体基体の不純物濃度から
決まるので、この二つを適宜設定すればよい。
以上説明した本発明のMISトランジスタのVG−ID特性
（VG−IDカーブ）の例を第７図に示す。本発明では閾値
電圧が入力によって変化するため、閾値が高い場合と低
い場合のそれぞれのカーブの間を通るカーブとなる。
（VG−IDカーブ）の例を第７図に示す。本発明では閾値
電圧が入力によって変化するため、閾値が高い場合と低
い場合のそれぞれのカーブの間を通るカーブとなる。
なお、オンしているとき基板とソース２とは順方向に
バイアスされるが、VIは２φｂを越えることはないので
順方向電流はほとんど無視することができる。これは次
のような理由による。
バイアスされるが、VIは２φｂを越えることはないので
順方向電流はほとんど無視することができる。これは次
のような理由による。
pn接合をオンさせるためにはビルトインポテンシャル
Vbi以上の電圧を印加する必要がある。SiではVbiは0.9V
程度である。第８図に、ｎ型MOSトランジスタのソース
とｐ型半導体基体で構成されたpn接合の平衡状態でのバ
ンド図を示す。ミッドギャップEiとフェルミレベルEfの
差がφｂである。半導体基体はソースより不純物濃度が
低いので、ソースのミッドギャップとフェルミレベルの
差φｎはφｂより大きい。Vbiはφｂとφｎの和なの
で、２φｂはVbiより小さい。従ってpn接合に順方向電
流は流れない。この様に本発明のトランジスタを動作さ
せるときには、電源電圧が0.5V程度であっても比較的大
きな駆動能力と充分小さなオフ電流とを同時に実現でき
る。
Vbi以上の電圧を印加する必要がある。SiではVbiは0.9V
程度である。第８図に、ｎ型MOSトランジスタのソース
とｐ型半導体基体で構成されたpn接合の平衡状態でのバ
ンド図を示す。ミッドギャップEiとフェルミレベルEfの
差がφｂである。半導体基体はソースより不純物濃度が
低いので、ソースのミッドギャップとフェルミレベルの
差φｎはφｂより大きい。Vbiはφｂとφｎの和なの
で、２φｂはVbiより小さい。従ってpn接合に順方向電
流は流れない。この様に本発明のトランジスタを動作さ
せるときには、電源電圧が0.5V程度であっても比較的大
きな駆動能力と充分小さなオフ電流とを同時に実現でき
る。
この様な動作をLSIで実現するためには基体が名トラ
ンジスタ毎に独立している必要がある。この様な動作を
実現するためには基体が各トランジスタ毎に独立してい
る必要がある。
ンジスタ毎に独立している必要がある。この様な動作を
実現するためには基体が各トランジスタ毎に独立してい
る必要がある。
これは、いわゆる通常のSOI基板にトランジスタを形
成することで達成できる。すなわち、SOI基板でMOSFET
を作成するとき、通常はチャネルが形成されるべき基体
は電気的に浮遊している。しかし基板をゲート巾方向に
延長し、通常の方法でコンタクトを取りゲートと金属配
線によって結ぶことによってゲートと基体は接続され、
かつ他のMOSFETとは完全に分離される。従って本発明の
動作が可能となる。
成することで達成できる。すなわち、SOI基板でMOSFET
を作成するとき、通常はチャネルが形成されるべき基体
は電気的に浮遊している。しかし基板をゲート巾方向に
延長し、通常の方法でコンタクトを取りゲートと金属配
線によって結ぶことによってゲートと基体は接続され、
かつ他のMOSFETとは完全に分離される。従って本発明の
動作が可能となる。
次に第２図に本発明の動作に適した本発明のMISトラ
ンジスタの構造を示す。
ンジスタの構造を示す。
第３図は第２図のIII−III線断面図である。これから
わかる様に本発明トランジスタの構造ではチャネルが形
成される領域の半導体基体16の下に半導体基体15と同14
が順に連なっておりこれらは絶縁基板13で囲まれてい
る。又半導体基体14はチャネル巾方向に延びており、ア
クティブ領域の外側でゲート18とメタル20とによって電
気的に接続されている。従って本発明のトランジスタを
動作させる場合、比較的巾の広い半導体基体14のために
基板16への寄生抵抗は充分小さくでき、又ソース・ドレ
インの直下は絶縁層なので寄生容量も小なく高速動作が
可能となる。
わかる様に本発明トランジスタの構造ではチャネルが形
成される領域の半導体基体16の下に半導体基体15と同14
が順に連なっておりこれらは絶縁基板13で囲まれてい
る。又半導体基体14はチャネル巾方向に延びており、ア
クティブ領域の外側でゲート18とメタル20とによって電
気的に接続されている。従って本発明のトランジスタを
動作させる場合、比較的巾の広い半導体基体14のために
基板16への寄生抵抗は充分小さくでき、又ソース・ドレ
インの直下は絶縁層なので寄生容量も小なく高速動作が
可能となる。
次に本発明のMOSトランジスタの典型的な製造工程を
第４図（ａ）〜（ｆ）に示す。
第４図（ａ）〜（ｆ）に示す。
以下の説明では説明の便宜上第４図（ａ）〜（ｆ）に
ついてはｎチャネルMOSトランジスタを仮定する。第４
図（ａ）はSiO2基板23にドライエッチング法により深さ
１μｍ、巾５μｍのみぞｈを掘った状態である。第４図
（ｂ）において、ポリシリコンをCVD法により１μｍ堆
積した後、ストリップヒータ法で単結晶化し、1015/cm2
のボロンをイオン注入し、レジストを塗布しエッチバッ
クによりSiO2基板23の表面を露出させ、その後CVD SiO2
膜を１μｍ堆積する。このとき先のみぞｈに単結晶シリ
コン24がうめこまれている。次に第４図（ｃ）に示すよ
うにみぞｈの上にSiO2基板23をよりせまい巾でエッチオ
フし、選択的エピタキシヤル法により単結晶シリコン25
を成長させる。このときエピタキシヤル成長した単結晶
シリコン25の膜にはボロンガスの流れをコントロールを
する。第４図（ｄ）において、さらにポリシリコンを１
μｍ堆積し、レーザーアニール法で単結晶化させた後、
アクティブ領域26のみを残してエッチオフし、ゲート酸
化膜27を成長させ、必要なチャネルドープを施こす。第
４図（ｅ）は単結晶シリコン24がアクティブ領域26の外
側に延びた部分の上に乗っているSiO2をエッチングした
後、ゲート酸化膜を成長させ、その後ポリシリコンゲー
ト28を形成し、ソース・ドレイン用のヒ素をイオン注入
した状態である。先の単結晶シリコン24がアクティブ領
域26の外に延びた部分の上には、ゲート酸化膜厚程度の
酸化膜をはさんでポリシリコンゲート28の延長部分が乗
ることになる。第５図（ｆ）において、層内絶縁用のCV
D SiO2を堆積した後、先ず先のゲート延長部分に於て、
ドライエッチングによって、下の単結晶シリコン24の延
長部分の表面が露出するまで全てのSiとSiO2を除去した
後、他のコンタクトホール（ソース及びドレイン等用）
をあけて金属配線30を施こす。なお先の延長部分では第
３図に示す様な形状でポリシリコンゲートと半導体基体
14はコンタクトされる。この第４図（ｆ）が本発明のMI
Sトランジスタの典型的な構造の１例であり第４図
（ａ）〜（ｆ）で説明した方法が、本発明のMOSトラン
ジスタの典型的な製造方法の１例である。
ついてはｎチャネルMOSトランジスタを仮定する。第４
図（ａ）はSiO2基板23にドライエッチング法により深さ
１μｍ、巾５μｍのみぞｈを掘った状態である。第４図
（ｂ）において、ポリシリコンをCVD法により１μｍ堆
積した後、ストリップヒータ法で単結晶化し、1015/cm2
のボロンをイオン注入し、レジストを塗布しエッチバッ
クによりSiO2基板23の表面を露出させ、その後CVD SiO2
膜を１μｍ堆積する。このとき先のみぞｈに単結晶シリ
コン24がうめこまれている。次に第４図（ｃ）に示すよ
うにみぞｈの上にSiO2基板23をよりせまい巾でエッチオ
フし、選択的エピタキシヤル法により単結晶シリコン25
を成長させる。このときエピタキシヤル成長した単結晶
シリコン25の膜にはボロンガスの流れをコントロールを
する。第４図（ｄ）において、さらにポリシリコンを１
μｍ堆積し、レーザーアニール法で単結晶化させた後、
アクティブ領域26のみを残してエッチオフし、ゲート酸
化膜27を成長させ、必要なチャネルドープを施こす。第
４図（ｅ）は単結晶シリコン24がアクティブ領域26の外
側に延びた部分の上に乗っているSiO2をエッチングした
後、ゲート酸化膜を成長させ、その後ポリシリコンゲー
ト28を形成し、ソース・ドレイン用のヒ素をイオン注入
した状態である。先の単結晶シリコン24がアクティブ領
域26の外に延びた部分の上には、ゲート酸化膜厚程度の
酸化膜をはさんでポリシリコンゲート28の延長部分が乗
ることになる。第５図（ｆ）において、層内絶縁用のCV
D SiO2を堆積した後、先ず先のゲート延長部分に於て、
ドライエッチングによって、下の単結晶シリコン24の延
長部分の表面が露出するまで全てのSiとSiO2を除去した
後、他のコンタクトホール（ソース及びドレイン等用）
をあけて金属配線30を施こす。なお先の延長部分では第
３図に示す様な形状でポリシリコンゲートと半導体基体
14はコンタクトされる。この第４図（ｆ）が本発明のMI
Sトランジスタの典型的な構造の１例であり第４図
（ａ）〜（ｆ）で説明した方法が、本発明のMOSトラン
ジスタの典型的な製造方法の１例である。
このｎチャネルMOSトランジスタと同様にして作られ
たｐチャネルMOSトランジスタとを用いてインバータを
形成した時等第５図中、31はPMOSトランジスタ回路図を
第５図に示す。
たｐチャネルMOSトランジスタとを用いてインバータを
形成した時等第５図中、31はPMOSトランジスタ回路図を
第５図に示す。
32はNMOSトランジスタ、33は電源、34はアース、35は
入力、36は出力を示している。
入力、36は出力を示している。
本発明のMISトランジスタは電気的に接続されたゲー
トと基体を入力端子とし、ソース及びドレインを出力端
子あるいは信号伝達端子又は電源端子に用いて動作させ
る。
トと基体を入力端子とし、ソース及びドレインを出力端
子あるいは信号伝達端子又は電源端子に用いて動作させ
る。
本発明の動作方法によれば、電源電圧が0.5V程度と非
常に低い場合に於ても、オフ電流は小さくかつ高い駆動
能力を容易に実現でき、極微細トランジスタに於て、高
速性と低電力を両立させることができる。又本発明の構
造によれば、基体にかかわる寄生抵抗をごく小さくする
ことができ、高速動作が実現できると共にゲートと基体
を電気的に接続する領域がゲートへの通常のコンタクト
に必要とされる面積の中に入ってしまうため、集積度の
劣下もない。
常に低い場合に於ても、オフ電流は小さくかつ高い駆動
能力を容易に実現でき、極微細トランジスタに於て、高
速性と低電力を両立させることができる。又本発明の構
造によれば、基体にかかわる寄生抵抗をごく小さくする
ことができ、高速動作が実現できると共にゲートと基体
を電気的に接続する領域がゲートへの通常のコンタクト
に必要とされる面積の中に入ってしまうため、集積度の
劣下もない。
第１図は本発明トランジスタの動作原理を示す図、第２
図は本発明の構造のトランジスタの断面図、第３図は第
２図のIII−III線断面図、第４図（ａ）〜（ｆ）は本発
明の実施例につき製造工程順に示した図、第５図は本発
明の典型的実施例を示した図、第６図は従来の動作方法
を示した図である。第７図は本発明のMISトランジスタ
のVG−ID特性の例を示す図である。第８図はｎ型MOSト
ランジスタのソースとｐ型半導体基体で構成されたpn接
合の平衡状態でのバンド図である。 １……ドレイン、２……ソース、３……入力、11,21…
…ソース、12,22……ドレイン、13,23……絶縁（SiO2）
基板、14,24……半導体基体（単結晶シリコン）、15,25
……半導体基体（単結晶シリコン）、16,26……半導体
基体（アクティブ領域）、17,27……ゲート絶縁膜、18,
28……ポリシリコンゲート、29……層間絶縁膜、20,30
……メタル配線、31……PMOSトランジスタ、32……NMOS
トランジスタ、33……電源端子、34……アース、35……
入力端子、36……出力端子。
図は本発明の構造のトランジスタの断面図、第３図は第
２図のIII−III線断面図、第４図（ａ）〜（ｆ）は本発
明の実施例につき製造工程順に示した図、第５図は本発
明の典型的実施例を示した図、第６図は従来の動作方法
を示した図である。第７図は本発明のMISトランジスタ
のVG−ID特性の例を示す図である。第８図はｎ型MOSト
ランジスタのソースとｐ型半導体基体で構成されたpn接
合の平衡状態でのバンド図である。 １……ドレイン、２……ソース、３……入力、11,21…
…ソース、12,22……ドレイン、13,23……絶縁（SiO2）
基板、14,24……半導体基体（単結晶シリコン）、15,25
……半導体基体（単結晶シリコン）、16,26……半導体
基体（アクティブ領域）、17,27……ゲート絶縁膜、18,
28……ポリシリコンゲート、29……層間絶縁膜、20,30
……メタル配線、31……PMOSトランジスタ、32……NMOS
トランジスタ、33……電源端子、34……アース、35……
入力端子、36……出力端子。
Claims (2)
- 【請求項１】電気的に接続されたゲートと半導体基体を
入力端子とし、ソース及びドレインを出力端子あるいは
信号伝達端子とするか又は電源に接続されたエンハンス
メント型MISトランジスタをｎチャネル型とｐチャネル
型の２種類用意し、これをCMOS構成とし、このCMOSがオ
ン、オフする入力信号を加えることを特徴とするMISト
ランジスタの動作方法。 - 【請求項２】ソース・ドレイン領域の直下に絶縁層を有
し、半導体基体がこの絶縁層に囲まれながら下方に延び
て側方に広がっており、さらに半導体基体全体が絶縁膜
に囲まれ、ゲートとこの半導体基体とが、アクティブ領
域の外で電気的に接続されたエンハンスメント型MISト
ランジスタを、ｎチャネル型とｐチャネル型の２種類を
用意してCMOS構成とし、このCMOSがオン、オフする入力
信号を前記ゲートに加えることを特徴とするMISトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025474A JPH0812917B2 (ja) | 1985-02-13 | 1985-02-13 | Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025474A JPH0812917B2 (ja) | 1985-02-13 | 1985-02-13 | Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61185972A JPS61185972A (ja) | 1986-08-19 |
| JPH0812917B2 true JPH0812917B2 (ja) | 1996-02-07 |
Family
ID=12167033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025474A Expired - Lifetime JPH0812917B2 (ja) | 1985-02-13 | 1985-02-13 | Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812917B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469568B2 (en) | 1999-12-24 | 2002-10-22 | Sharp Kabushiki Kaisha | Metal oxide semiconductor transistor circuit and semiconductor integrated circuit using the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3560480B2 (ja) | 1998-10-05 | 2004-09-02 | シャープ株式会社 | スタティック・ランダム・アクセスメモリ |
| GB9903607D0 (en) * | 1999-02-17 | 1999-04-07 | Koninkl Philips Electronics Nv | Insulated-gate field-effect semiconductor device |
| JP2009171552A (ja) * | 2007-12-21 | 2009-07-30 | Nec Electronics Corp | 半導体出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140270A (en) * | 1979-04-19 | 1980-11-01 | Agency Of Ind Science & Technol | Insulated gate transistor |
| JPS607228A (ja) * | 1983-06-25 | 1985-01-16 | Toshiba Corp | 半導体論理回路 |
-
1985
- 1985-02-13 JP JP60025474A patent/JPH0812917B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469568B2 (en) | 1999-12-24 | 2002-10-22 | Sharp Kabushiki Kaisha | Metal oxide semiconductor transistor circuit and semiconductor integrated circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61185972A (ja) | 1986-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |