JPH0226074A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0226074A JPH0226074A JP63176631A JP17663188A JPH0226074A JP H0226074 A JPH0226074 A JP H0226074A JP 63176631 A JP63176631 A JP 63176631A JP 17663188 A JP17663188 A JP 17663188A JP H0226074 A JPH0226074 A JP H0226074A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、絶縁ゲート電界効果型トランジスタを含む半
導体装置に関する。
導体装置に関する。
（従来の技術）
半導体デバイスを微細化することによって半導体装置は
高集積化および高性能化が図られてきた。すなわち、デ
バイスの微細化がＶＬＳＩの高速化につながっていた。
高集積化および高性能化が図られてきた。すなわち、デ
バイスの微細化がＶＬＳＩの高速化につながっていた。
しかし、設計ルールがサブミクロンとなると配線やコン
タクトなどの寄生抵抗が大きくなり、ＬＳＩの動作速度
を制限する要因となってきた。微細化が進むとこれら寄
生抵抗はさらに増大するため、配線の低抵抗化が望まれ
ている。ＭＯ８電界効果型トランジスタ（ＭＯＳＦＥＴ
）のゲート電極として、従来信頼性の高いｎ型多結晶シ
リコンが用いられてきた。最近では、ｎ型多結晶シリコ
ンゲート電極の配線抵抗を下げるために、ｎ型多結晶シ
リコン上に金属シリサイド膜を積層した、いわゆるポリ
サイド構造が用いられるようになった。将来は、さらに
抵抗率の低い金属ゲートが必要になることが予想される
。
タクトなどの寄生抵抗が大きくなり、ＬＳＩの動作速度
を制限する要因となってきた。微細化が進むとこれら寄
生抵抗はさらに増大するため、配線の低抵抗化が望まれ
ている。ＭＯ８電界効果型トランジスタ（ＭＯＳＦＥＴ
）のゲート電極として、従来信頼性の高いｎ型多結晶シ
リコンが用いられてきた。最近では、ｎ型多結晶シリコ
ンゲート電極の配線抵抗を下げるために、ｎ型多結晶シ
リコン上に金属シリサイド膜を積層した、いわゆるポリ
サイド構造が用いられるようになった。将来は、さらに
抵抗率の低い金属ゲートが必要になることが予想される
。
相補型ＭＯ８ＦＥＴ（０ＭＯ８）は、低消費電力、高ノ
イズマージン、広範囲動作電源、といった特徴によって
ＶＬＳＩを構成する素子の中心的な役割を果している。
イズマージン、広範囲動作電源、といった特徴によって
ＶＬＳＩを構成する素子の中心的な役割を果している。
０ＭＯ８のゲート電極としてもやはりｎ型多結晶シリコ
ンあるいはそのシリサイドが用いられている。ところで
、ＣＭＯＳデバイスの微細化を阻む原因の一つにｐチャ
ネルＭＯ８ＦＥＴの短チヤネル効果がある。その原因は
、ゲート電極がｎ型多結晶シリコンであるために、閾値
電圧を所望の値に設定するとｐチャネルＭＯ８ＦＥＴが
埋め込みチャネル型デバイスとなるためである。ｐチャ
ネルＭＯ８ＦＥＴも短チヤネル効果に強い表面チャネル
型デバイス構造とする方法が２通りある。第一の方法は
、ｐチャネルＭＯ８ＦＥＴのゲート電極としてｐ型多結
晶シリコンを用いる、いわゆるｐ−ｎゲート０ＭＯ８と
する方法である。しかし、この方法を用いてもゲート電
極の抵抗は、ポリサイドより低くすることができないと
いう欠点がある。第二の方法として、仕事関数がｎ型多
結晶シリコンとｐ型多結晶シリコンの間の値を有する金
属、例えば、タングステン、モリブデンといった金属を
ゲート電極とすることである。
ンあるいはそのシリサイドが用いられている。ところで
、ＣＭＯＳデバイスの微細化を阻む原因の一つにｐチャ
ネルＭＯ８ＦＥＴの短チヤネル効果がある。その原因は
、ゲート電極がｎ型多結晶シリコンであるために、閾値
電圧を所望の値に設定するとｐチャネルＭＯ８ＦＥＴが
埋め込みチャネル型デバイスとなるためである。ｐチャ
ネルＭＯ８ＦＥＴも短チヤネル効果に強い表面チャネル
型デバイス構造とする方法が２通りある。第一の方法は
、ｐチャネルＭＯ８ＦＥＴのゲート電極としてｐ型多結
晶シリコンを用いる、いわゆるｐ−ｎゲート０ＭＯ８と
する方法である。しかし、この方法を用いてもゲート電
極の抵抗は、ポリサイドより低くすることができないと
いう欠点がある。第二の方法として、仕事関数がｎ型多
結晶シリコンとｐ型多結晶シリコンの間の値を有する金
属、例えば、タングステン、モリブデンといった金属を
ゲート電極とすることである。
タングステンをゲート電極とするＭＯ８ＦＥＴデバイス
を形成する方法として、イワタ（Ｓ、Ｉｗａｔａ）等よ
って１９８４年アイイーイーイー・トランザクションズ
・オン・エレクトロン・デバイスイズ（ＩＥＥＥＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ）第ＥＤ−３１巻に、ｒ ＶＬＳＩ応用への新
しいタングステンゲートプロセスＪ （Ａ Ｎｅｗ Ｔ
ｕｎｇｓｔｅｎ Ｇａｔｅ Ｐｒｏｃｅｓｓｆｏｒ Ｖ
ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ）と題した報告があ
る。すなわち、高純度かつ低応力タングステン膜の堆積
、可動イオン汚染及びイオン注入のチャネリング防止の
ためのＰＳＧ膜の形成、Ｈ２／′Ｈ２０雰囲気酸化の開
発によって高信頼性かつ低ゲート電極抵抗のｎチャネル
ＭＯ８ＦＥＴが得られた。
を形成する方法として、イワタ（Ｓ、Ｉｗａｔａ）等よ
って１９８４年アイイーイーイー・トランザクションズ
・オン・エレクトロン・デバイスイズ（ＩＥＥＥＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ）第ＥＤ−３１巻に、ｒ ＶＬＳＩ応用への新
しいタングステンゲートプロセスＪ （Ａ Ｎｅｗ Ｔ
ｕｎｇｓｔｅｎ Ｇａｔｅ Ｐｒｏｃｅｓｓｆｏｒ Ｖ
ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ）と題した報告があ
る。すなわち、高純度かつ低応力タングステン膜の堆積
、可動イオン汚染及びイオン注入のチャネリング防止の
ためのＰＳＧ膜の形成、Ｈ２／′Ｈ２０雰囲気酸化の開
発によって高信頼性かつ低ゲート電極抵抗のｎチャネル
ＭＯ８ＦＥＴが得られた。
（発明が解決しようとする課題）
ゲート電極材料が決まるとＭＯＳＦＥＴの閾値電圧を所
望の値に設定するには、チャネル領域の不純物濃度分布
を制御する。−船釣にはイオン注入により行われる。ま
た、チャネル長が短くなった場合に生じるソース・ドレ
イン間のパンチスルーヲ防止するために、シリコン基板
のやや深い領域に不純物濃度の高い領域を設ける必要が
あり、やはりイオン注入法によって形成する。すなわち
、半導体基板中へは二重のイオン注入を行うことが一般
的である。タングステンゲートＭＯ８ＦＥＴの場合には
、その仕事関数がｎ型多結晶シリコンとｐ型多結晶シリ
コンの間にあるために、閾値電圧を所望の値にするため
にはチャネル領域の不純物濃度は非常に低い値となる。
望の値に設定するには、チャネル領域の不純物濃度分布
を制御する。−船釣にはイオン注入により行われる。ま
た、チャネル長が短くなった場合に生じるソース・ドレ
イン間のパンチスルーヲ防止するために、シリコン基板
のやや深い領域に不純物濃度の高い領域を設ける必要が
あり、やはりイオン注入法によって形成する。すなわち
、半導体基板中へは二重のイオン注入を行うことが一般
的である。タングステンゲートＭＯ８ＦＥＴの場合には
、その仕事関数がｎ型多結晶シリコンとｐ型多結晶シリ
コンの間にあるために、閾値電圧を所望の値にするため
にはチャネル領域の不純物濃度は非常に低い値となる。
一方、パンチスルーを防止するための比較的高濃度の不
純物領域をチャネル領域よりやや深い領域に設けておく
必要もある。イオン注入法による不純物導入は注入量の
制御性はよいが、その分布はほぼガウス分布となるため
に、パンチスルーを防止する高濃度不純物領域が閾値電
圧を制御するチャネル領域の不純物濃度に影響を及ぼし
やすく、特に埋め込みチャネル型デバイスでは著しい。
純物領域をチャネル領域よりやや深い領域に設けておく
必要もある。イオン注入法による不純物導入は注入量の
制御性はよいが、その分布はほぼガウス分布となるため
に、パンチスルーを防止する高濃度不純物領域が閾値電
圧を制御するチャネル領域の不純物濃度に影響を及ぼし
やすく、特に埋め込みチャネル型デバイスでは著しい。
そのため、イオン注入のばらつきやアニールのばらつき
といったプロセス感度が大きくなり、ＭＯＳＦＥＴの閾
値電圧のばらつきを大きくするという欠点があった。
といったプロセス感度が大きくなり、ＭＯＳＦＥＴの閾
値電圧のばらつきを大きくするという欠点があった。
（課題を解決するための手段）
本発明は、仕事関数がインドリシックシリコンのフェル
ミレベルの近傍の値を有する低抵抗Ｉの物質によってゲ
ート電極が形成され、ゲート絶縁膜直下にエピタキシャ
ル成長した低不純物濃度の半導体チャネル領域を有し、
前記低不純物濃度の半導体チャネル領域の下に比較的高
濃度の半導体領域を有する絶縁ゲート電界効果型トラン
ジスタを含むことを特徴とする半導体装置である。
ミレベルの近傍の値を有する低抵抗Ｉの物質によってゲ
ート電極が形成され、ゲート絶縁膜直下にエピタキシャ
ル成長した低不純物濃度の半導体チャネル領域を有し、
前記低不純物濃度の半導体チャネル領域の下に比較的高
濃度の半導体領域を有する絶縁ゲート電界効果型トラン
ジスタを含むことを特徴とする半導体装置である。
（作用）
前記構造を用いることによって、比較的高濃度の領域が
基板内部における空乏層の広がりを抑制し、パンチスル
ーが防止できる。また、チャネル表面近傍の不純物濃度
が小さいために閾値電圧は、不純物濃度や酸化膜厚さの
変動に対する影響が小さくなり、プロセス感度のばらさ
きが小さくなった。またサブスレッショルドの傾きが急
激になる。
基板内部における空乏層の広がりを抑制し、パンチスル
ーが防止できる。また、チャネル表面近傍の不純物濃度
が小さいために閾値電圧は、不純物濃度や酸化膜厚さの
変動に対する影響が小さくなり、プロセス感度のばらさ
きが小さくなった。またサブスレッショルドの傾きが急
激になる。
またゲート電極材料として、仕事関数がインドリシック
シリコンのフェルミレベル（バンドギャップ中央に位置
する）の近傍のものを用いたので、０ＭＯ８を構成した
ときチャネルにわざわざ不純物をドープしなくても閾値
電圧がｐチャネル、ｎチャネルともにほぼ適切な値にな
る。また、チャネル領域の不純物濃度が低いために移動
度が増加し、駆動能力の高いＭＯＳＦＥＴが得られる。
シリコンのフェルミレベル（バンドギャップ中央に位置
する）の近傍のものを用いたので、０ＭＯ８を構成した
ときチャネルにわざわざ不純物をドープしなくても閾値
電圧がｐチャネル、ｎチャネルともにほぼ適切な値にな
る。また、チャネル領域の不純物濃度が低いために移動
度が増加し、駆動能力の高いＭＯＳＦＥＴが得られる。
また、配線抵抗の減少と前記駆動能力の向上によってデ
バイスの動作速度が向上した。
バイスの動作速度が向上した。
（実施例）
以下、本発明の実施例について図面を用いて、詳細に説
明する。
明する。
第１図は、本発明によって製造したｎチャネルＭＯ８Ｆ
ＥＴの断面構造を示す構成図である。ｐ型シリコン基板
１中にやや高濃度のｐ型領域２をイオン注入法により形
成し、膜厚１１００ｎのエピタキシャル成長によって前
記高濃度ｐ壁領域２の上に低不純物濃度チャネル領域３
を形成し、熱酸化により膜厚８ｎｍのゲート酸化膜４を
堆積した。次に、所望の領域に膜厚３００ｎｍのタング
ステンゲート電極５とその上に膜厚１１００ｎのＰＳＧ
膜６を形成し、イオン注入法によりソース・ドレインと
なるｎ型高濃度拡散層７を有するｎチャネルＭＯ８ＦＥ
Ｔを形成した。
ＥＴの断面構造を示す構成図である。ｐ型シリコン基板
１中にやや高濃度のｐ型領域２をイオン注入法により形
成し、膜厚１１００ｎのエピタキシャル成長によって前
記高濃度ｐ壁領域２の上に低不純物濃度チャネル領域３
を形成し、熱酸化により膜厚８ｎｍのゲート酸化膜４を
堆積した。次に、所望の領域に膜厚３００ｎｍのタング
ステンゲート電極５とその上に膜厚１１００ｎのＰＳＧ
膜６を形成し、イオン注入法によりソース・ドレインと
なるｎ型高濃度拡散層７を有するｎチャネルＭＯ８ＦＥ
Ｔを形成した。
第２図は、第１図のＡ−Ａ“断面における半導体の深さ
方向不純物濃度分布を示す図である。ゲート酸化膜近傍
のチャネル領域は、深さ０．０５ｐｍまで低濃度（２Ｘ
１０１０１４ａｔｏ／ａｍ−３）の低濃度領域が存在
し、熱拡散による不純物濃度遷移領域を経て深さ０．１
〜０．３ｐｍの領域に・不純物濃度（４Ｘ １０１０１
７ａｔｏ／ｃｍ−３）のパンチスルー防止高濃度領域が
存在する。
方向不純物濃度分布を示す図である。ゲート酸化膜近傍
のチャネル領域は、深さ０．０５ｐｍまで低濃度（２Ｘ
１０１０１４ａｔｏ／ａｍ−３）の低濃度領域が存在
し、熱拡散による不純物濃度遷移領域を経て深さ０．１
〜０．３ｐｍの領域に・不純物濃度（４Ｘ １０１０１
７ａｔｏ／ｃｍ−３）のパンチスルー防止高濃度領域が
存在する。
本発明においてｎチャネルＭＯ８ＦＥＴを形成したが、
これに限定するものでなく、ｐチャネルＭＯ８ＦＥＴあ
るいは０ＭＯ８でもかまわない。エピタキシャル層の不
純物濃度が１０１６１０１６（以下であれば、ｎ型でも
ｐ型でもしきい値電圧はほとんど変化しないため、０Ｍ
Ｏ８の場合においてもエピタキシャル成長工程に対して
ｎチャネルおよびｐチャネルＭＯ８ＦＥＴを区別する必
要がない。また、本実施例においてゲート電極としてタ
ングステンを用いたが、これに限定するものでなく、仕
事関数がインドリシックシリコンのフェルミレベルの近
傍（±０．１ｖの範囲内が望ましい）に位置し、かつ比
抵抗の小さい物質であればかまわない。例えばＭｏやＣ
ｕあるいはこれらの条件を満たす合金等でもよい。また
、本実施例においてゲート酸化膜厚を８ｎｍ、エピタキ
シャル成長層厚さを１１００ｎとじたが、これに限定す
るものでない。また、半導体中の不純物分布に関しても
閾値電圧が所望の値となり、かつパンチスルーなどの短
チヤネル効果を生じない分布であればかまわない。
これに限定するものでなく、ｐチャネルＭＯ８ＦＥＴあ
るいは０ＭＯ８でもかまわない。エピタキシャル層の不
純物濃度が１０１６１０１６（以下であれば、ｎ型でも
ｐ型でもしきい値電圧はほとんど変化しないため、０Ｍ
Ｏ８の場合においてもエピタキシャル成長工程に対して
ｎチャネルおよびｐチャネルＭＯ８ＦＥＴを区別する必
要がない。また、本実施例においてゲート電極としてタ
ングステンを用いたが、これに限定するものでなく、仕
事関数がインドリシックシリコンのフェルミレベルの近
傍（±０．１ｖの範囲内が望ましい）に位置し、かつ比
抵抗の小さい物質であればかまわない。例えばＭｏやＣ
ｕあるいはこれらの条件を満たす合金等でもよい。また
、本実施例においてゲート酸化膜厚を８ｎｍ、エピタキ
シャル成長層厚さを１１００ｎとじたが、これに限定す
るものでない。また、半導体中の不純物分布に関しても
閾値電圧が所望の値となり、かつパンチスルーなどの短
チヤネル効果を生じない分布であればかまわない。
（発明の効果）
本発明の構造を用いれば、抵抗率の低い金属をゲート電
極を用いても短チヤネル効果が防止でき、プロセス感度
が従来の数分の−と小さい絶縁ゲート電界効果トランジ
スタが得られる。また、チャネル領域の不純物濃度が低
いためにトランジスタの駆動能力がｎチャネルＭＯ８Ｆ
ＥＴで２０〜３０％大きくなり、また、抵抗率の小さな
金属をゲート電極として用いられるために半導体装置の
動作速度が大きくなった。
極を用いても短チヤネル効果が防止でき、プロセス感度
が従来の数分の−と小さい絶縁ゲート電界効果トランジ
スタが得られる。また、チャネル領域の不純物濃度が低
いためにトランジスタの駆動能力がｎチャネルＭＯ８Ｆ
ＥＴで２０〜３０％大きくなり、また、抵抗率の小さな
金属をゲート電極として用いられるために半導体装置の
動作速度が大きくなった。
また前記実施例のｎチャネルＭＯ８ＦＥＴはサブスレッ
ショルド特性の傾きが７５ｍＶ／ｄｅａｄｅであり、従
来のｎチャネルＭＯ８ＦＥＴの値（例えば８５ｍＶ／ｄ
ｅｃａｄｅ）と比べきわめて良好である。
ショルド特性の傾きが７５ｍＶ／ｄｅａｄｅであり、従
来のｎチャネルＭＯ８ＦＥＴの値（例えば８５ｍＶ／ｄ
ｅｃａｄｅ）と比べきわめて良好である。
第１図は、本発明の実施例における半導体装置の断面構
造を示す模式図である。 第２図は、第１図に示す実施例における半導体装置のＡ
−Ａ’断面の半導体領域の不純物濃度分布を示す図であ
る。
造を示す模式図である。 第２図は、第１図に示す実施例における半導体装置のＡ
−Ａ’断面の半導体領域の不純物濃度分布を示す図であ
る。
Claims (1)
- 仕事関数がイントリンシックシリコンのフェルミレベル
の近傍の値を有する低抵抗率の物質によってゲート電極
が形成され、ゲート絶縁膜直下にエピタキシャル成長し
た低不純物濃度の半導体チャネル領域を有し、前記低不
純物濃度の半導体チャネル領域の下に比較的高濃度の半
導体領域を有する絶縁ゲート電界効果型トランジスタを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176631A JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176631A JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226074A true JPH0226074A (ja) | 1990-01-29 |
| JP2880712B2 JP2880712B2 (ja) | 1999-04-12 |
Family
ID=16016959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176631A Expired - Lifetime JP2880712B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880712B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292963A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS634682A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-07-14 JP JP63176631A patent/JP2880712B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292963A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2880712B2 (ja) | 1999-04-12 |
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