JPS634682A

JPS634682A - 半導体集積回路装置

Info

Publication number: JPS634682A
Application number: JP61146887A
Authority: JP
Inventors: Kosuke Okuyama; 幸祐奥山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-25
Filing date: 1986-06-25
Publication date: 1988-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体素子に関するものであり、特に、ＭＩ
ＳＦＥＴに適用して有効なものである。

〔従来の技術〕

半導体集積回路装置にはＭＩＳＦＥＴが多く用いられる
。このＭ　Ｉ　Ｓ　ＦＥＴに関する技術は１例えば、サ
イエンスフォーラム社発行、「超ＬＳＩデバイスハンド
ブック」、昭和５８年１１月２８日発行、ｐ３８〜ｐ４
７に記載されている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

ＭＩＳＦＥＴの動作時に形成されるチャネルは、ソース
、ドレイン間における半導体基板の表面に形成される。

したがって、動作時におけるキャリア電子は半導体基板
の表面を移動する。半導体基板の表面ではゲート電極か
らの電界が強く、また散乱され易いためキャリアの移動
度が低下する。

また、ホットキャリアがドレインの端部における半導体
基板の表面で発生するため、ゲート絶縁膜中に飛込み易
い。

本発明の目的は、Ｍ　Ｉ　Ｓ　ＦＥＴの電気的特性を向
上することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ソース、ドレイン間を移動するキャリアが半
導体基板の表面より深い部分を流れるように、ソース、
ドレイン間の半導体基板より深い部分にソース、ドレイ
ンと同一導電型の半導体領域を設ける。この半導体領域
の不純物濃度は、ＭＩＳＦＥＴの非動作時にソース、ド
レ゛イン間が非導通状態となるようにする。

〔作用〕

上記した手段によれば、ソース、ドレイン間を流れるキ
ャリアが半導体基板の表面より深い部分を流れるので、
ゲート電極からの電界が緩和されまた散乱されにくくな
るので、電気的特性を向上することができる。また、ホ
ットキャリアがゲート絶縁膜中に飛込みにくくなるので
、電気的特性が向上する。

〔実施例〕

第１図は、本実施例におけるＭＩＳＦＥＴの断面図であ
る。

第１図において、１はｉ型車結晶シリコンからなる半導
体基板であり、その表面を選択的に酸化することにより
、酸化シリコン膜からなるフィールド絶縁膜２を形成し
である。フィールド絶縁膜２の下にはＰ型チャネルスト
ッパ領域３を設けている。

本実施例におけるＭＩＳＦＥＴは、ぎ型半導体領域から
なるソース領域４及びドレイン領域４、ソース、ドレイ
ン領域４の間における半導体基板１の表面に形成したｐ
型半導体領域７、この下に形成したｎ′型半導体領域６
．この下に形成したｐ″″型半導体領域５．半導体基板
１の表面の酸化による酸化シリコン膜からなるゲート絶
縁膜８１例えばＣＶＤによる多結晶シリコン膜からなる
ゲート電極９からなっている。なお、ｎ′″型半導体領
域４゜Ｐ００型半導領域５、ｎ型半導体領域６、Ｐ型半
導体領域７の図示されていない側面は、′フィールド絶
縁膜２によって規定されている。ゲート電極９は、多結
晶シリコン膜に限定されるものではなく、例えば、Ｍｏ
、Ｗ、Ｔａ、Ｔ　ｉ等の高融点金属膜またはそれのシリ
サイド膜で構成してもよい、又は、多結晶シリコン膜の
上に前記高融点金属膜又はシリサイド膜を積層した２層
膜で構成してもよい。

第１図に示すように、ｐ型半導体領域７の一つの側面は
、ソース又はドレインであるｎ°型半導体領域４に接し
、前記の側面と対向する側面は他方のｎ４型半導体領域
４に接している。なお、ｐ型半導体領域７とｎ゛型半導
体領域４の接合部には空乏領域が介在するが、第１図は
図示していない、ｐ″″型半導体領域５についても同様
である。ｎ型半導体領域６の両側面は、それぞれのｎ゛
型半導体領域４と一体になっている　、＋型半導体領域
５の両側面は、それぞれのｎ＋型半導体領域４に接して
いるが、それらの間には空乏領域が介在する。

ｐ型半導体領域７の不純物濃度は、ドーズ量で、１０”
　〜１０″”　ａｔｏＩＩｓ／ｃｄ程度である。ｎ型半
導体領域６は、　１０”　〜１０’　”　ａｔｏｔｍｓ
／ｃｒｌ程度である。ｐ″″型半導体領域７は、１ｏ１
２〜１０１３ａｔａ霧ｓ／ａｄ程度である。なお、ｐ型
半導体領域７．ｎ型半導体領域６、ｐ００型半導領域５
のそれぞれの不純物濃度の関係は、ゲート電極９の電位
が回路の接地電位Ｖｓｓ例えばＯｖのときに。

ピンチオフ状態すなわち空乏状態となるようにする。つ
まり、ｎ型半導体領域６とｐ型半導体領域７との間に生
じる空乏層と、ｎ型半導体領域６と２４型半導体領域５
の間に生じる空乏層とによって空乏化するようにする。

半導体基板１の表面からｎ型半導体領域６までの深さ、
換言すればｐ型半導体領域７の深さは。

例えば、０．１〜０．２μｍ程度になっている。

なお、この深さは、ゲート電極９に電源電位ＶｃＣ例え
ば５ｖを印加したときに、そのゲート電極９からの電界
によってｎ型半導体領域６にチャネルを生じる程度であ
ればよい、すなわち、空乏化していたぎ型半導体領域６
が、ｎ型又はｎ°型となる程度にする。

ｐ″型半導体領域５は、ＭＩＳＦＥＴの動作時における
ドレインであるｎ″″型半導体領域４からの空乏層の延
びを抑えて、ショートチャネル効果を防止する上で有効
である。

それぞれのｎ０型半導体領域４に、例えばＣＶＤによる
酸化シリコン膜からなる絶縁膜１０を選択的に除去して
なる接続孔１１を通して、アルミニウム膜からなる導電
層１２が接続している。

第２図にゲート電極９の下部のエネルギーバンドを示す
。

第２図において、ＥＦはフェルミ準位、Ｅｖは価電子帯
のエネルギー準位、Ｅｃは伝導帯のエネルギー準位であ
る。ゲート電極９にロウレベルの電位１例えばＶｓｓ（
ＯＶ）を印加した場合のエネルギー準位を点線で示して
いる。ゲートｆｆ電極９にハイレベルの電位、例えばＶ
ｃｃ（５Ｖ）を印加した場合のエネルギー準位を実線で
示している。

ゲート電極９の電位がロウレベルにあるときは。

チャネル領域であるｎ型半導体領域６の伝導帯のエネル
ギー−位Ｅｃが、フェルミ準位Ｅｐより上にある。これ
は、ｎ型半導体領域６におけるキャリア電子の存在確率
が小さいことを意味している。

このため、ソース、ドレイン領域である２つの０１型半
導体領域４の間は、非導通状態となる。

ゲート電極９の電位がハイレベルにあるときには、エネ
ルギーバンドがゲート電極９からの電界によって押下げ
られる。このため、ｎ型半導体領域６における伝導帯の
エネルギー準位が、フェルミ準位Ｅｐの下にくるように
なる。換言すれば。

伝導帯Ｅｃ中にフェルミ準位が存在する。したがって、
空乏化されていたｎ型半導体領域６が、ｎ型又はｎ０型
になる。

一方、このとき、ｐ型半導体領域７の伝導帯のエネルギ
ー準位Ｅｃは、フェルミ準位Ｅｐより上にある。このた
め、Ｐ型半導体領域７中にキャリア電子が存在する確率
は極めて小さく、チャネルが形成されない。したがって
、ソース、ドレイン領域である２つのｎ°型半導体領域
４の間を流れる電流は、半導体基板１の表面ではなく、
それより深い部分に形成されたｎ型半導体領域６中を流
れる。

このため、ｎ型半導体領ｖＡ６　（チャネル）を流れる
電流に作用するゲートｆｆｉ　ｔ！　９からの電界が功
利されており、また表面散乱されることがない。

したがって、キャリア電子の移動度が向上する。

また、ホットキャリアは半導体基板１の表面より深い部
分で発生する。したがって、ホットキャリアがゲート絶
縁膜８中に飛込む確率が小さくなる。

以上９本発明によれば１次の効果を得ることができる。

（１）ソース、ドレイン間の電流となるキャリア電子が
、半導体基板ｌの表面より深い部分を流れるので、ゲー
トＷ！ｆ、ｔ＠９からの電界が緩和され、また表面散乱
されないので、キャリアの移動度を向上することができ
る。

（２）ホットキャリアが半導体基板１の表面より深い部
分で発生するので、ゲート絶′Ｉ＃ｃ１１０８中に飛込
みにくくなる。したつがって、ゲート絶縁膜８の絶縁耐
圧の劣化を防止して、ＭＩＳＦＥＴの信頼性を向上する
ことができる。

以上、本発明を実施例にもとずき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ソース、ドレイン間を流れるキャリアが、半
導体基板より深い部分を流れるのでｌＭＩＳＦＥＴの電
気的特性が向上する６

【図面の簡単な説明】

第１図は１本発明の一実施例のＭ　Ｉ　Ｓ　ＦＥＴの断
面図であり、第２図は、ゲートｆｆ１ｔｌの下部のエネルギーバンド
図である。ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ、４・・・ぎ型半導体領域（ソー
ス。ドレイン）、５・・・Ｐ°型半導体領域、６・・・ｎ型
半導体領域、７・・・ｐ型半導体領域、８・・・ゲート
絶ｌ＃ｃ膜。９・・・ゲート電極、１０・・・絶縁膜、１１・・・接
続孔。１２・・・導ｆ！層。第　　１　　図第　　２　　図：　　　　　　　　１

Claims

【特許請求の範囲】１、ＭＩＳＦＥＴのソース、ドレイン間の半導体基板表
面より深い部分に、前記ソース、ドレインと同一導電型
の半導体領域を設け、該半導体領域の不純物濃度を前記
ＭＩＳＦＥＴの非動作時にソース、ドレイ間が非導通状
態となるように制御したことを特徴とする半導体集積回
路装置。２、前記ソース、ドレイン間の半導体基板の表面には、
半導体基板と同一導電型の半導体領域が設けられ、該半
導体領域の下に、前記ＭＩＳＦＥＴの動作時にソース、
ドレイン間を導通状態にする半導体領域が設けられ、さ
らに該半導体領域の下部に半導体基板と同一導電型の半
導体領域が設けられていることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。