JPS63283066A - 電界効果トランジスタ構造 - Google Patents
電界効果トランジスタ構造Info
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- JPS63283066A JPS63283066A JP62282923A JP28292387A JPS63283066A JP S63283066 A JPS63283066 A JP S63283066A JP 62282923 A JP62282923 A JP 62282923A JP 28292387 A JP28292387 A JP 28292387A JP S63283066 A JPS63283066 A JP S63283066A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/107—Substrate region of field-effect devices
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- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般に集積回路に係り、電界効果トランジスタ
、特にＭＯ８ＦＥＴ構造及びその製造法に関する。
、特にＭＯ８ＦＥＴ構造及びその製造法に関する。
ＭＯ８電界効果トランジスタ（ＭＯＳＦＥＴ） は多
くのデジタル集積回路（ＩＣ）の標準的な構成素子であ
る。現在の技術的な傾向はより小型でより高速なＭＯＳ
ＦＥＴを作り、そしてより高電力なＩＣを製造可能とす
ることにある。
くのデジタル集積回路（ＩＣ）の標準的な構成素子であ
る。現在の技術的な傾向はより小型でより高速なＭＯＳ
ＦＥＴを作り、そしてより高電力なＩＣを製造可能とす
ることにある。
しかしながら、半導体材料の種々の特性の故にＭＯＳＦ
ＥＴの寸法と速度には制約がともなう。この制約として
、「短（ショート）チャネル効果」（ｓｈｏｒｔ ｃ
ｈａｎｎｅｌ ｅｆｆｅｃｔ ）及び［接合キャパシタ
ンス効果ｊ （ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎ
ｃｅ ｅｆｆｅｃｔ）とが知られている。
ＥＴの寸法と速度には制約がともなう。この制約として
、「短（ショート）チャネル効果」（ｓｈｏｒｔ ｃ
ｈａｎｎｅｌ ｅｆｆｅｃｔ ）及び［接合キャパシタ
ンス効果ｊ （ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎ
ｃｅ ｅｆｆｅｃｔ）とが知られている。
短チヤネル効果とは、ＭＯＳＦＥＴのチャネル長がより
短かくなるにつれて、トランジスタをＯＮに切換えるの
に必要なしきい値電圧Ｖｔが降下するという事実である
。１マイクロメータ以下のチャネル長を有するＭＯＳＦ
ＥＴの場合、しきい値電圧Ｖｔはゼロボルトに近づき、
その結果、トランジスタをｏｆｆ切換えができない。
短かくなるにつれて、トランジスタをＯＮに切換えるの
に必要なしきい値電圧Ｖｔが降下するという事実である
。１マイクロメータ以下のチャネル長を有するＭＯＳＦ
ＥＴの場合、しきい値電圧Ｖｔはゼロボルトに近づき、
その結果、トランジスタをｏｆｆ切換えができない。
接合キャパシタンス効果とは、ソースおよびドレインと
下層の基板間のＰ−ｉ接合部に生ずるキャパシタンスで
ある。キャパシタンスを充電するのに要する時間はキャ
パシタンスの寸法と直接比例するので、接合キャパシタ
ンスが大きいほど、ＭＯＳＦＥＴの動作は遅くなる。
下層の基板間のＰ−ｉ接合部に生ずるキャパシタンスで
ある。キャパシタンスを充電するのに要する時間はキャ
パシタンスの寸法と直接比例するので、接合キャパシタ
ンスが大きいほど、ＭＯＳＦＥＴの動作は遅くなる。
接合キャパシタンス効果はソースとドレインの下部のト
ランジスタ本体の不純物濃度を低下させることにより軽
減することができる。しかしながら、トランジスタ本体
内の不純物濃度を低減すると短チヤネル効果が増大し、
ＭＯＳＦＥＴが「パンチスルー（ｐｕｎｃｈ ｔｈｒｏ
ｕｇｈ）現象」を受は易くなる。
ランジスタ本体の不純物濃度を低下させることにより軽
減することができる。しかしながら、トランジスタ本体
内の不純物濃度を低減すると短チヤネル効果が増大し、
ＭＯＳＦＥＴが「パンチスルー（ｐｕｎｃｈ ｔｈｒｏ
ｕｇｈ）現象」を受は易くなる。
この場合、ＭＯＳＦＥＴを流れる電流をｏｆｆに切換え
ることフ）″−不可能となる。
ることフ）″−不可能となる。
接合キャパシタンスの問題はＰ−−−）ヤネルＭＯ８Ｆ
ＥＴにおいて特にきびしい。というのは、Ｐ−チャネル
Ｍ ＯＳ Ｆ Ｅ Ｔはその低いキャリア移動度を補償
するためｎ−チャネルＭＯ８ＦＥＴよりも大型に作成さ
れる場合が多いからである。Ｐ−チャネルＭＯ８ＦＥＴ
において、１ｏ１６／Ｃｍ３以下ノｎ−ウェル（ｗｅｌ
ｌ）濃度は望ましくない高いサブ・スレッショルド争リ
ーケージを生じさせるということが判明している。
ＥＴにおいて特にきびしい。というのは、Ｐ−チャネル
Ｍ ＯＳ Ｆ Ｅ Ｔはその低いキャリア移動度を補償
するためｎ−チャネルＭＯ８ＦＥＴよりも大型に作成さ
れる場合が多いからである。Ｐ−チャネルＭＯ８ＦＥＴ
において、１ｏ１６／Ｃｍ３以下ノｎ−ウェル（ｗｅｌ
ｌ）濃度は望ましくない高いサブ・スレッショルド争リ
ーケージを生じさせるということが判明している。
本発明の目的はサブミクロン型ＭＯ８ＦＥＴ構造を提供
することである。
することである。
本発明の他の目的は速い動作速度を有するＭＯ８ＦＥＴ
構造を提供することである。
構造を提供することである。
本発明のＭＯ８ＦＥＴ構造は、概略、第１導電型のソー
ス領域とドレイン領域と、ソース領域とドレイン領域の
間に延在するチャネル領域と、チャネル領域の上にある
ゲート構造と、チャネル領域の下に位置する第２導電型
のシールド領域と、ソース及びドレイン領域の下に位置
するほぼ真性ノハッファ領域を含む。このバッファ領域
ハソース／ドレインと基板との間の接合容量を減少させ
、またこのシールド領域はバッファ領域が短チヤネル効
果を増長することを防止する。本発明のある実施例では
、トランジスタの本体領域はシールド領域を通って上方
に延び、チャネル領域と接触する。
ス領域とドレイン領域と、ソース領域とドレイン領域の
間に延在するチャネル領域と、チャネル領域の上にある
ゲート構造と、チャネル領域の下に位置する第２導電型
のシールド領域と、ソース及びドレイン領域の下に位置
するほぼ真性ノハッファ領域を含む。このバッファ領域
ハソース／ドレインと基板との間の接合容量を減少させ
、またこのシールド領域はバッファ領域が短チヤネル効
果を増長することを防止する。本発明のある実施例では
、トランジスタの本体領域はシールド領域を通って上方
に延び、チャネル領域と接触する。
本発明の利点は、バッファ領域がＭＯＳＦＥＴの接合容
量を減少させ、その動作速度を高めることにある。
量を減少させ、その動作速度を高めることにある。
本発明の別の利点は、シールド領域が短チヤネル効果を
大幅に減少させることにある。
大幅に減少させることにある。
これらの目的、利点及びその他の目的、利点は、各種図
面を参照しつつ以下の説明を読めば当床者には理解され
よう。
面を参照しつつ以下の説明を読めば当床者には理解され
よう。
第１図を参照すると、従来型のＭＯ８ＦＥＴＩＯは、半
導体基板１２の上方で、フィールド酸化物領域１４０間
に形成されている。説明の目的のため、ＭＯＳＦＥＴ１
０はＰ−チャネル素子として説明される。しかし、説明
される構造は、種々の領域の極性が逆転されれば、ｎ−
チャネル素子にもなり得ることは勿論である。
導体基板１２の上方で、フィールド酸化物領域１４０間
に形成されている。説明の目的のため、ＭＯＳＦＥＴ１
０はＰ−チャネル素子として説明される。しかし、説明
される構造は、種々の領域の極性が逆転されれば、ｎ−
チャネル素子にもなり得ることは勿論である。
Ｐ−チャネルＭＯ８ＦＢ’ｌ”ＩＯの場合、基板１２は
Ｐ−型であシ、ウェル（ｗｅ ｌ ｌ ）部１６はｎ−
型テアル。ソース領域１８とドレイン領域２ｏはＰ−型
であり、チャネル領域２２はソース領域とドレイン領域
の間に延在している。ＭＯＳＦＥＴ１゜の本体はチャネ
ル境界２４へと上方に延びている。
Ｐ−型であシ、ウェル（ｗｅ ｌ ｌ ）部１６はｎ−
型テアル。ソース領域１８とドレイン領域２ｏはＰ−型
であり、チャネル領域２２はソース領域とドレイン領域
の間に延在している。ＭＯＳＦＥＴ１゜の本体はチャネ
ル境界２４へと上方に延びている。
チャネル領域２２をＰ−型不純物でわずかに逆ドーピン
グし、′熱い電子”（ｈｏｔ ｅｌｅｃｔｒｏｎ ）効
果を軽減することもある。薄い酸化物層２８と、導電性
の、濃くドーピングされたｎ−型ポリシリコンゲート３
０とを含むゲート構造２６はチャネル領域２２の上方に
位置している。一対の酸化物スペーサ３１がゲート構造
２６の端部を守っている。
グし、′熱い電子”（ｈｏｔ ｅｌｅｃｔｒｏｎ ）効
果を軽減することもある。薄い酸化物層２８と、導電性
の、濃くドーピングされたｎ−型ポリシリコンゲート３
０とを含むゲート構造２６はチャネル領域２２の上方に
位置している。一対の酸化物スペーサ３１がゲート構造
２６の端部を守っている。
チャネル領域２２の長さＬが減少するにつれ、短チヤネ
ル効果はより顕著になってくる。前述したように、Ｐ−
チャネルＭＯ８ＦＥＴの場合、ｎ−ウェル濃度に関する
現在の実質的な下限は約１０１６／ｃ！ＩＬ３である。
ル効果はより顕著になってくる。前述したように、Ｐ−
チャネルＭＯ８ＦＥＴの場合、ｎ−ウェル濃度に関する
現在の実質的な下限は約１０１６／ｃ！ＩＬ３である。
そうではあっても、サブミクロン・チャネル長の場合、
従来のＭＯＳＦＥＴのしきい値電圧Ｖｔ は極めて小さ
くなる。更に、こうした従来型のＭＯＳＦＥＴのソース
領域１８及びドレイン領域２０と、その下層のウェル領
域１６との間の接合容量を、上述した最小ｎ−ウェル濃
度により定まるレベル以下に減少させることはできない
。
従来のＭＯＳＦＥＴのしきい値電圧Ｖｔ は極めて小さ
くなる。更に、こうした従来型のＭＯＳＦＥＴのソース
領域１８及びドレイン領域２０と、その下層のウェル領
域１６との間の接合容量を、上述した最小ｎ−ウェル濃
度により定まるレベル以下に減少させることはできない
。
第２図を参照すると、本発明によるＭＯ８ＦＥＴ構造３
０は本体領域３２と、ソース領域３４と、ドレイン領域
３６と、チャネル領域３８と、ゲート構造４０とを含む
。ＭＯ８ＦＥＴ３０は更に、ソース・バッファ領域４２
と、ドレイン・バッファ領域４４と、チャネル・シール
ド領域４６とを含む。
０は本体領域３２と、ソース領域３４と、ドレイン領域
３６と、チャネル領域３８と、ゲート構造４０とを含む
。ＭＯ８ＦＥＴ３０は更に、ソース・バッファ領域４２
と、ドレイン・バッファ領域４４と、チャネル・シール
ド領域４６とを含む。
ゲート構造４０は従来のように、薄い酸化物層４８とポ
リシリコン・ゲート５０とを含む。一対の酸化物スペー
サ５１はゲート構造４０の端部を守っている。ソース領
域３４とドレイン領域３６は、例えばイオン注入のよう
な従来の方法でドープされることができる。またチャネ
ル３８はチャネル境界５２に向って下方向に逆ドープさ
れてもよい。
リシリコン・ゲート５０とを含む。一対の酸化物スペー
サ５１はゲート構造４０の端部を守っている。ソース領
域３４とドレイン領域３６は、例えばイオン注入のよう
な従来の方法でドープされることができる。またチャネ
ル３８はチャネル境界５２に向って下方向に逆ドープさ
れてもよい。
第２図の実施例はＰ−チャネルＭＯ８ＦＥＴに関して説
明するが、ｎ−チャネルＭＯ８ＦＥＴに関して説明して
も同様である。ＭＯ８ＦＥＴ構造３ｏは本体またはｎ−
ウェル領域３２を含み、ソース領域３４とドレイン領域
３６は濃くドープされたＰ−型領域である。逆ドープさ
れたチャネル領域は、好ましくは軽くドープされたＰ−
型領域である。
明するが、ｎ−チャネルＭＯ８ＦＥＴに関して説明して
も同様である。ＭＯ８ＦＥＴ構造３ｏは本体またはｎ−
ウェル領域３２を含み、ソース領域３４とドレイン領域
３６は濃くドープされたＰ−型領域である。逆ドープさ
れたチャネル領域は、好ましくは軽くドープされたＰ−
型領域である。
シールド領域４６は、好ましくは軽くドープされたｎ−
型領域であり、ｎ−ウェル領域３２の不純物濃度よりも
わずかに濃い不純物濃度を有している。バッファ領域４
２と４４は、好ましくはほぼ真性であるか、極めてわず
かにドープされたＰ−型またはｎ−型領域である。
型領域であり、ｎ−ウェル領域３２の不純物濃度よりも
わずかに濃い不純物濃度を有している。バッファ領域４
２と４４は、好ましくはほぼ真性であるか、極めてわず
かにドープされたＰ−型またはｎ−型領域である。
チャネル・シールド領域４６がないとすると、ソース・
バッファ領域４２とドレイン・バッファ領域４４はチャ
ネル領域３８内に拡散して、短チヤネル効果を増長する
傾向にあることに注目すべきである。更に、チャネル・
シールド領域４６はチャネル領域を本体３２から隔離し
、もってチャネル領域３８の実効濃度を実質的に低下す
ることによって短チヤネル効果を一層減少させる。更に
バッファ領域４２ と４４がソース３４およびドレイン３６と本体３２との
間の濃度こう配を低下せしめ、もって接合容量効果を軽
減する。このように、シールド領域４６とバッファ領域
４２及び４４０組合わせにより、短チヤネル効果と接合
容量効果が同時に軽減される。その結果、より小型で高
速のＭＯＳＦＥＴを製造可能である。
バッファ領域４２とドレイン・バッファ領域４４はチャ
ネル領域３８内に拡散して、短チヤネル効果を増長する
傾向にあることに注目すべきである。更に、チャネル・
シールド領域４６はチャネル領域を本体３２から隔離し
、もってチャネル領域３８の実効濃度を実質的に低下す
ることによって短チヤネル効果を一層減少させる。更に
バッファ領域４２ と４４がソース３４およびドレイン３６と本体３２との
間の濃度こう配を低下せしめ、もって接合容量効果を軽
減する。このように、シールド領域４６とバッファ領域
４２及び４４０組合わせにより、短チヤネル効果と接合
容量効果が同時に軽減される。その結果、より小型で高
速のＭＯＳＦＥＴを製造可能である。
第３図は本発明の他の実施例による電界効果トランジス
タの断面図である。
タの断面図である。
第３図では、ＭＯ８ＦＥＴ５４は本体部５６と、ソース
領域５８と、ドレイン領域６ｏと、チャネル領域６２と
ゲート構造６４とを含む。ＭＯ８ＦＥＴ５４は更にチャ
ネル・シールド・ポケット６６．６８と、ソース・バッ
ファ領域７ｏと、ドレイン・バッファ領域７２とを含む
。
領域５８と、ドレイン領域６ｏと、チャネル領域６２と
ゲート構造６４とを含む。ＭＯ８ＦＥＴ５４は更にチャ
ネル・シールド・ポケット６６．６８と、ソース・バッ
ファ領域７ｏと、ドレイン・バッファ領域７２とを含む
。
第２図の場合と同様にＭＯ８ＦＥＴ５４のゲート構造６
４の設計は従来のものであシ、薄い酸化物層７４とポリ
シリコンゲート７６とを含む。ゲート構造６４は酸化物
スペーサ６５によって側面を囲まれている。ＭＯ８ＦＥ
Ｔ５４が再びＰ−チャネル型であると仮定すると、本体
領域５６はｎ−ウェルから成シ、一方、ソース領域５８
とドレイン領域６０は濃くドープされたＰ−型領域であ
る。
４の設計は従来のものであシ、薄い酸化物層７４とポリ
シリコンゲート７６とを含む。ゲート構造６４は酸化物
スペーサ６５によって側面を囲まれている。ＭＯ８ＦＥ
Ｔ５４が再びＰ−チャネル型であると仮定すると、本体
領域５６はｎ−ウェルから成シ、一方、ソース領域５８
とドレイン領域６０は濃くドープされたＰ−型領域であ
る。
チャネル領域６２はチャネル境界７８の方向に下方に延
びた軽くドープされたＰ−型領域であシ、一方、チャネ
ル拳シールド・ポケット６６と６８はｎ−ドープされた
領域である。ソース・バッファ領域７０とドレイン・バ
ッファ領域７２はほぼ真性であるか、または、極めて軽
くドープされたＰ−型またはｎ−型領域であって、ソー
ス５８及びドレイン６０と本体５６との間の接合容量を
低減する。
びた軽くドープされたＰ−型領域であシ、一方、チャネ
ル拳シールド・ポケット６６と６８はｎ−ドープされた
領域である。ソース・バッファ領域７０とドレイン・バ
ッファ領域７２はほぼ真性であるか、または、極めて軽
くドープされたＰ−型またはｎ−型領域であって、ソー
ス５８及びドレイン６０と本体５６との間の接合容量を
低減する。
第２図の実施例とは異なり、ＭＯ８ＦＢＴ５４の本体部
５６はチャネル部６２と接触することに注目されたい。
５６はチャネル部６２と接触することに注目されたい。
この構造は、超（ｓｕｐｅｒ） ミクロンのチャネル
長をもつ従来のＭＯＳＦＥＴと同様のしきい値電圧を有
するという利点を備えている。
長をもつ従来のＭＯＳＦＥＴと同様のしきい値電圧を有
するという利点を備えている。
動作の際、シールドポケット６６と６８はソース・バッ
ファ領域７０とドレイン・バッファ領域７２がチャネル
領域６２に拡散することを防止し、且つ部分的にチャネ
ル６２を本体５６から隔離する。
ファ領域７０とドレイン・バッファ領域７２がチャネル
領域６２に拡散することを防止し、且つ部分的にチャネ
ル６２を本体５６から隔離する。
前述のとうシ、バッファ領域７０と７２は、ソース５８
及びドレイン６０と下層の基板５６との間の接合容量を
低減する。かくして、接合容量は減少し、同時に短チヤ
ネル効果の軽減がなされる。
及びドレイン６０と下層の基板５６との間の接合容量を
低減する。かくして、接合容量は減少し、同時に短チヤ
ネル効果の軽減がなされる。
第２図及び第３図の実施例は共通点が多いが、両者はわ
ずかに異なる工程で製造するのが望ましい。第２図の実
施例を製造するには、チャネル領域３８が逆ドープされ
、シールド領域４６がイオン注入によシ形成され、ゲー
ト構造４０が形成され、酸化物スペーサ５１が形成され
、ソース領域３８とドレイン領域３６がドープされ、最
後にバッファ領域４２と４４が高エネルギ・イオン注入
によって形成される。ソース領域３４とドレイン領域３
６用の代表的な注入材料はＢＦ２であシ、シールド領域
４６用の代表的な注入材料はひ表（Ａｓ）である。バッ
ファ領域４２と４４用の代表的な注入材料はボロン（Ｂ
）であり、その際の注入角度はより深く浸透せしめるよ
うに００である。
ずかに異なる工程で製造するのが望ましい。第２図の実
施例を製造するには、チャネル領域３８が逆ドープされ
、シールド領域４６がイオン注入によシ形成され、ゲー
ト構造４０が形成され、酸化物スペーサ５１が形成され
、ソース領域３８とドレイン領域３６がドープされ、最
後にバッファ領域４２と４４が高エネルギ・イオン注入
によって形成される。ソース領域３４とドレイン領域３
６用の代表的な注入材料はＢＦ２であシ、シールド領域
４６用の代表的な注入材料はひ表（Ａｓ）である。バッ
ファ領域４２と４４用の代表的な注入材料はボロン（Ｂ
）であり、その際の注入角度はより深く浸透せしめるよ
うに００である。
第３図の実施例を製造するため、チャネル領域６２が先
ず逆ドープされ、次にゲート構造６４がチャネル領域の
上方に形成される。ポケット６６と６８はイオン注入に
よって形成される。ゲート構造６４は自己整合構造を形
成し、それによってポケット６６がその周囲に形成され
、且つ本体領域５６に拡散及び側方分散することが可能
となる。
ず逆ドープされ、次にゲート構造６４がチャネル領域の
上方に形成される。ポケット６６と６８はイオン注入に
よって形成される。ゲート構造６４は自己整合構造を形
成し、それによってポケット６６がその周囲に形成され
、且つ本体領域５６に拡散及び側方分散することが可能
となる。
次に、酸化物スペーサが形成され、次にソース領域５８
とドレイン領域がＢＦ２のイオン注入にょシドープされ
る。次にバッファ領域７ｏと７２が、好適には高エネル
ギ、低量のイオン注入にょシ形成される。更に、ひ素は
ポケット６６と６８用の良好な注入材料であることが判
明しており、また、０° の注入角度にて注入されたボ
ロンはバッファ領域７０と７２用の良好な注入材料であ
ることが判明している。
とドレイン領域がＢＦ２のイオン注入にょシドープされ
る。次にバッファ領域７ｏと７２が、好適には高エネル
ギ、低量のイオン注入にょシ形成される。更に、ひ素は
ポケット６６と６８用の良好な注入材料であることが判
明しており、また、０° の注入角度にて注入されたボ
ロンはバッファ領域７０と７２用の良好な注入材料であ
ることが判明している。
第４図を参照すると、第１図乃至第３図のＭＯ８ＦＥＴ
構造に関して、しきい値電圧Ｖｔとチャネル長りとの関
係を示すグラフが図示されている。
構造に関して、しきい値電圧Ｖｔとチャネル長りとの関
係を示すグラフが図示されている。
第１図に示した従来型のＭＯ８ＦＥＴ構造に対応する曲
線１は、１マイクロメータ以下のチャネル長の場合のし
きい値電圧の顕著な降下を示している。それぞれ第２図
と第３図に示したＭＯ８ＦＥＴ構造に対応する曲線２と
３は、しきい値電圧の降下が大幅に軽減しておシ、短チ
ヤネル効果を部分的に免かれている。
線１は、１マイクロメータ以下のチャネル長の場合のし
きい値電圧の顕著な降下を示している。それぞれ第２図
と第３図に示したＭＯ８ＦＥＴ構造に対応する曲線２と
３は、しきい値電圧の降下が大幅に軽減しておシ、短チ
ヤネル効果を部分的に免かれている。
第２図のＭＯ８ＦＥＴ構造は、チャネル領域３８が下層
の本体部３２と隔離されているので、所定のチャネル長
に於て高いしきい値電圧を有する。
の本体部３２と隔離されているので、所定のチャネル長
に於て高いしきい値電圧を有する。
第３図のＭＯ８ＦＥＴ構造はＭＯＳＦＥＴの本体５６と
チャネル領域６２との間の結合があり、その結果、素子
の特性は１マイクロメートル以上のチャネル長に対し従
来型のＭＯＳＦＥＴの特性と類似している。しかしなが
ら１マイクロメートル以下のチャネル長における大幅に
軽減された短チヤネル効果を呈する。
チャネル領域６２との間の結合があり、その結果、素子
の特性は１マイクロメートル以上のチャネル長に対し従
来型のＭＯＳＦＥＴの特性と類似している。しかしなが
ら１マイクロメートル以下のチャネル長における大幅に
軽減された短チヤネル効果を呈する。
集積回路の構成素子の製造工程で用いられる共通の技術
は多くの刊行物に詳細に説明されている。
は多くの刊行物に詳細に説明されている。
例えば、ブレストン（Ｐｒｅｓｔｏｎ ）社発行のｒｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃ１ｒｃｕｉｔＦａｂｒｉｃａｔｉｏｎ
ＴｅｃｈｎｉｑｕｅｓＪ を参照されたい。
ｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃ１ｒｃｕｉｔＦａｂｒｉｃａｔｉｏｎ
ＴｅｃｈｎｉｑｕｅｓＪ を参照されたい。
これらの技術は基本的に本発明の構造を製造する上で利
用可能である。更に、市販されている集積回路製造機械
を用いて個別の製造段階を実行することができる。本発
明を理解する上で特に必要なものとして、本実施例に関
する概略技術データが現在の技術水準に準拠して開示さ
れている。
用可能である。更に、市販されている集積回路製造機械
を用いて個別の製造段階を実行することができる。本発
明を理解する上で特に必要なものとして、本実施例に関
する概略技術データが現在の技術水準に準拠して開示さ
れている。
しかしながら、この分野における更なる開発によシ、当
業者には自明であるように適当な調整が必要となろう。
業者には自明であるように適当な調整が必要となろう。
本発明をこれまでいくつか実施例を参照しつつ説明して
きたが、当業者には前述の説明を読み、図面を検討する
ことによって、本発明の各種の変更が可能であることが
明白であろう。
きたが、当業者には前述の説明を読み、図面を検討する
ことによって、本発明の各種の変更が可能であることが
明白であろう。
〔発明の効果〕
以上の説明より明らかなように、本発明によれば、接合
容量が減少したことによシ、高速なＭＯＳＦＥＴを提供
することができ、また短チヤネル効果を大幅に減少させ
たＭＯＳＦＥＴを提供するととができる。
容量が減少したことによシ、高速なＭＯＳＦＥＴを提供
することができ、また短チヤネル効果を大幅に減少させ
たＭＯＳＦＥＴを提供するととができる。
第１図は従来のＭＯＳＦＥＴの断面図、第２図および第
３図は本発明の実施例によるＭＯＳＦＥＴの断面図、第
４図は第１図、第２図、第３図に示したＭＯＳＦＥＴの
チャネル長対しきい値電圧特性を示した図である。 １２．３２．５０：基板（）、 １８．３４．５８：ソース領域、 ２０．３６．６０ニドレイン領域、 ２２．３８．６２：チャネル、 １４：フィールド酸化物、 ２６．４０．６４：ゲート構造、 ４６．６６．６８：シールド領域、 ４２．４４．７０．７２：バソファ領域。
３図は本発明の実施例によるＭＯＳＦＥＴの断面図、第
４図は第１図、第２図、第３図に示したＭＯＳＦＥＴの
チャネル長対しきい値電圧特性を示した図である。 １２．３２．５０：基板（）、 １８．３４．５８：ソース領域、 ２０．３６．６０ニドレイン領域、 ２２．３８．６２：チャネル、 １４：フィールド酸化物、 ２６．４０．６４：ゲート構造、 ４６．６６．６８：シールド領域、 ４２．４４．７０．７２：バソファ領域。
Claims (2)
- （１）ソース領域、ドレイン領域、前記ソース領域と前
記ドレイン領域間に延在したチャネル領域、前記チャネ
ル領域上に形成されたゲート構造を有する電界効果トラ
ンジスタにおいて、前記ソース領域および前記ドレイン
領域とは反対導電型のシールド領域を前記チャネル領域
の下部に設けたことを特徴とする電界効果トランジスタ
構造。 - （２）前記ソース領域の下にソースバッファ領域を、前
記ドレイン領域の下にドレインバッファ領域を有する特
許請求の範囲第１項記載の電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92925986A | 1986-11-10 | 1986-11-10 | |
| US929259 | 1986-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283066A true JPS63283066A (ja) | 1988-11-18 |
| JP2546693B2 JP2546693B2 (ja) | 1996-10-23 |
Family
ID=25457569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282923A Expired - Lifetime JP2546693B2 (ja) | 1986-11-10 | 1987-11-09 | 電界効果トランジスタ構造 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2546693B2 (ja) |
| KR (1) | KR880006788A (ja) |
| DE (1) | DE3737144A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167564A (ja) * | 1990-10-31 | 1992-06-15 | Victor Co Of Japan Ltd | Ｍｉｓトランジスタ |
| JPH06275824A (ja) * | 1993-03-19 | 1994-09-30 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011031B1 (ko) * | 1990-06-30 | 1993-11-19 | 금성일렉트론 주식회사 | Ldd 제조방법 및 구조 |
| JP2746482B2 (ja) * | 1991-02-14 | 1998-05-06 | 三菱電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582067A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS634682A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-11-02 DE DE19873737144 patent/DE3737144A1/de not_active Withdrawn
- 1987-11-09 JP JP62282923A patent/JP2546693B2/ja not_active Expired - Lifetime
- 1987-11-09 KR KR870012612A patent/KR880006788A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582067A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置の製造方法 |
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| JPH06275824A (ja) * | 1993-03-19 | 1994-09-30 | Sharp Corp | 電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546693B2 (ja) | 1996-10-23 |
| KR880006788A (ko) | 1988-07-25 |
| DE3737144A1 (de) | 1988-05-11 |
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