JPH04127537A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPH04127537A JPH04127537A JP2249152A JP24915290A JPH04127537A JP H04127537 A JPH04127537 A JP H04127537A JP 2249152 A JP2249152 A JP 2249152A JP 24915290 A JP24915290 A JP 24915290A JP H04127537 A JPH04127537 A JP H04127537A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧、高信頼そして高電流駆動特性に優れた
微細チャネルＭＯＳＦＥＴの製造方法に関するものであ
る。
微細チャネルＭＯＳＦＥＴの製造方法に関するものであ
る。
（従来の技術）
高集積化を指向してチャネル長の可及的微細なＭＯＳＦ
ＥＴが追究されている。ここにおける中心的問題は、ド
レイン近傍に形成される高電界により加速されたキャリ
アが障壁を越えてゲー）Ｓｉ０２膜中に注入されること
による相互コンダクタンスの経時的低下およびしきい電
圧の経時的変動である。この効果はホットキャリア効果
と呼ばれる。
ＥＴが追究されている。ここにおける中心的問題は、ド
レイン近傍に形成される高電界により加速されたキャリ
アが障壁を越えてゲー）Ｓｉ０２膜中に注入されること
による相互コンダクタンスの経時的低下およびしきい電
圧の経時的変動である。この効果はホットキャリア効果
と呼ばれる。
このためドレイン近傍の電界集中を緩和するデバイス構
造とその形成技術が当面の大きな技術課題になっている
。
造とその形成技術が当面の大きな技術課題になっている
。
ホットキャリア効果に対処する現在の最も一般的な技術
はＬＬＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
と呼ばれる構造である。ｎチャネルＭＯ３ＦＥＴにおけ
るその構造を第４図ａに示す。その構造上の特徴は、高
不純物濃度ｎ型のソース（２４）およびドレイン（２５
）に隣接するチャネル領域表面近傍に低濃度ｎ型のＬＤ
Ｄ領域（２６）が形成されている点にある。第４図すに
はソース（２４）からドレイン（２５）にかけての基板
表面の正味のドナー濃度（ＮＤ−ＮＡ）プロファイルで
ある。ドレイン近傍のチャネル領域の電界はこの低濃度
ｎ型領域（ＬＤＤＸ２６）により緩和される。
はＬＬＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
と呼ばれる構造である。ｎチャネルＭＯ３ＦＥＴにおけ
るその構造を第４図ａに示す。その構造上の特徴は、高
不純物濃度ｎ型のソース（２４）およびドレイン（２５
）に隣接するチャネル領域表面近傍に低濃度ｎ型のＬＤ
Ｄ領域（２６）が形成されている点にある。第４図すに
はソース（２４）からドレイン（２５）にかけての基板
表面の正味のドナー濃度（ＮＤ−ＮＡ）プロファイルで
ある。ドレイン近傍のチャネル領域の電界はこの低濃度
ｎ型領域（ＬＤＤＸ２６）により緩和される。
ＬＤＤ構造の一般的な形成工程を第５図に示す。第５図
ａでは、ゲート酸化膜（２２）および多結晶Ｓｉよりな
るゲート電極（２３）を形成した後、低濃度の燐または
ヒ素のイオン注入によるＬＤＤ領域（２６）が形成され
る。その後５ｉ０２膜よりなる側壁（２７）を形成した
後高濃度のヒ素イオン注入によりソース（２４）および
ドレイン（２５）が形成されてＬＤＤＭＯＳＦＥＴの主
要部が完成する（第５図ｂ）。
ａでは、ゲート酸化膜（２２）および多結晶Ｓｉよりな
るゲート電極（２３）を形成した後、低濃度の燐または
ヒ素のイオン注入によるＬＤＤ領域（２６）が形成され
る。その後５ｉ０２膜よりなる側壁（２７）を形成した
後高濃度のヒ素イオン注入によりソース（２４）および
ドレイン（２５）が形成されてＬＤＤＭＯＳＦＥＴの主
要部が完成する（第５図ｂ）。
ＬＤＤによるホットキャリア効果を一層効果的に改善す
るためにはＬＤＤ部（２６）がゲート電極に対向するこ
とが求められる。この構造を実現する工程例を第６図に
示す。ゲート部構造（２２および２３）を形成（ａ 図
）後、燐またはヒ素の斜めイオン注入によりゲート端近
傍のゲート下部に及ぶチャネル領域表面に低濃度ｎ型Ｌ
ＤＤ領域（２６’）の形成を行う（ｂ図）ものである。
るためにはＬＤＤ部（２６）がゲート電極に対向するこ
とが求められる。この構造を実現する工程例を第６図に
示す。ゲート部構造（２２および２３）を形成（ａ 図
）後、燐またはヒ素の斜めイオン注入によりゲート端近
傍のゲート下部に及ぶチャネル領域表面に低濃度ｎ型Ｌ
ＤＤ領域（２６’）の形成を行う（ｂ図）ものである。
（発明が解決しようとする課題）
上記従来のＬＤＤ構造は下記の諸課題を残している。
課題の第一は、上記ＬＤＤ工程の必然的結果として、ソ
ースに隣接する領域にも低濃度ｎ型領域が形成されてし
まう点にある。該ｎ型領域はチャネルの有害な寄生直列
抵抗として働き、ドレイン電流の低下、すなわち負荷容
量の駆動力低下により超ＬＳＩ回路の高速動作を阻害す
る。この電流駆動力の低下はチャネル長の短縮とともに
次第に顕著になり、サブハーフミクロンの領域では従来
構造のＬＤＤは実用的でなくなる。
ースに隣接する領域にも低濃度ｎ型領域が形成されてし
まう点にある。該ｎ型領域はチャネルの有害な寄生直列
抵抗として働き、ドレイン電流の低下、すなわち負荷容
量の駆動力低下により超ＬＳＩ回路の高速動作を阻害す
る。この電流駆動力の低下はチャネル長の短縮とともに
次第に顕著になり、サブハーフミクロンの領域では従来
構造のＬＤＤは実用的でなくなる。
課題の第二は、素子特性を規定する実効的チャネル長は
ＬＤＤ間の距離（Ｌｅｆｆ、第４図ａ）で与えられ、Ｌ
ＤＤ構造の導入は、電界集中緩和のためとはいえ、素子
占有面積の増大により高密度集積化の観点からは犠牲を
払っていることである。
ＬＤＤ間の距離（Ｌｅｆｆ、第４図ａ）で与えられ、Ｌ
ＤＤ構造の導入は、電界集中緩和のためとはいえ、素子
占有面積の増大により高密度集積化の観点からは犠牲を
払っていることである。
課題の第三は、第５図における側壁酸化膜の形成または
第６図における斜めイオン注入など工程を著しく複雑化
し、素子特性の再現的制御を困難にする。
第６図における斜めイオン注入など工程を著しく複雑化
し、素子特性の再現的制御を困難にする。
本発明はＬＤＤにおけるこれらの課題を効果的に解決す
る新規な製造方法を提供するものである。
る新規な製造方法を提供するものである。
（課題を解決するための手段）
構造の微細化を追究するＭＯＳＦＥＴにて当面する上記
問題、すなわちドレイン近傍におけるチャネル電界の集
中とそれに伴うドレイン電流の低下、の根源はチャネル
電位の上昇によりドレイン近傍にてゲート電位との差が
減少して、反転層中のキャリア密度が減少することに由
来している。ドレイン近傍における上記キャリア密度の
低下を軽減する一方法は、ソース端よりドレインに向か
つて減少するパ分布したしきい電圧″を実現することで
ある。また従来のＬＤＤにてドレイン電流の低下をもた
らず有害なソースに隣接する低濃度ｎ型領域を除去する
ことである。
問題、すなわちドレイン近傍におけるチャネル電界の集
中とそれに伴うドレイン電流の低下、の根源はチャネル
電位の上昇によりドレイン近傍にてゲート電位との差が
減少して、反転層中のキャリア密度が減少することに由
来している。ドレイン近傍における上記キャリア密度の
低下を軽減する一方法は、ソース端よりドレインに向か
つて減少するパ分布したしきい電圧″を実現することで
ある。また従来のＬＤＤにてドレイン電流の低下をもた
らず有害なソースに隣接する低濃度ｎ型領域を除去する
ことである。
本発明は上記の好ましい構造を容易に実現する手段を提
供するものである。
供するものである。
第１図ａは本発明をｎチャネルＭＯＳＦＥＴに適用した
場合の断面図構造図である。また同図すはその基板結晶
表面近傍における不純物濃度（正味のドナー濃度、ずな
わちＮ１）−ＮＡ＝ドナー濃度ＮＤ−アクセプタ濃度Ｎ
Ａとして示されている）分布を示す。構造上の要点は、
チャネルのソース（１４）端よりドレイン（１５）に向
かってアクセプタ濃度が減少すなわちドナー濃度が増加
することによりソースからドレインに向かって低減する
“分布したしきい電圧″を実現していることであり、か
つドレインに隣接する領域にのみ低濃度のｎ型ＬＤＤ構
造（１６）を実現している点に本発明はチャネル領域に
おける上記の好ましい不純物濃度を容易にしかも制御性
よく実現する製造方法に関するものである。
場合の断面図構造図である。また同図すはその基板結晶
表面近傍における不純物濃度（正味のドナー濃度、ずな
わちＮ１）−ＮＡ＝ドナー濃度ＮＤ−アクセプタ濃度Ｎ
Ａとして示されている）分布を示す。構造上の要点は、
チャネルのソース（１４）端よりドレイン（１５）に向
かってアクセプタ濃度が減少すなわちドナー濃度が増加
することによりソースからドレインに向かって低減する
“分布したしきい電圧″を実現していることであり、か
つドレインに隣接する領域にのみ低濃度のｎ型ＬＤＤ構
造（１６）を実現している点に本発明はチャネル領域に
おける上記の好ましい不純物濃度を容易にしかも制御性
よく実現する製造方法に関するものである。
本発明は、第一導電型基板の全チャネル領域を含む表面
に低濃度の第二導電型層を形成する工程、およびソース
形成領域から第一導電型不純物をチャネル領域に導入し
てドレイン近傍では前述の第二導電型層が残存しかつソ
ース近傍のチャネル領域表面では第一導電型層となりし
かもその濃度がドレインに向かって減少していく分布を
有するように形成する工程を含むことを特徴とするＭＯ
ＳＦＥＴの製造方法である。
に低濃度の第二導電型層を形成する工程、およびソース
形成領域から第一導電型不純物をチャネル領域に導入し
てドレイン近傍では前述の第二導電型層が残存しかつソ
ース近傍のチャネル領域表面では第一導電型層となりし
かもその濃度がドレインに向かって減少していく分布を
有するように形成する工程を含むことを特徴とするＭＯ
ＳＦＥＴの製造方法である。
また本発明は、第一導電型基板上にゲート絶縁膜および
ゲート電極を形成し、少なくともドレイン形成領域に隣
接する側のチャネル領域に低濃度の第二導電型を形成し
、ソース形成領域からこれに隣接するチャネル領域に第
一導電型不純物を導入してドレイン近傍では前記の第二
導電型層が残存し、かつソース近傍のチャネル領域表面
では第一導電型層となりしかもその濃度がドレインに向
かって減少していく分布を有するように形成することを
特徴とするＭＯＳＦＥＴの製法である。
ゲート電極を形成し、少なくともドレイン形成領域に隣
接する側のチャネル領域に低濃度の第二導電型を形成し
、ソース形成領域からこれに隣接するチャネル領域に第
一導電型不純物を導入してドレイン近傍では前記の第二
導電型層が残存し、かつソース近傍のチャネル領域表面
では第一導電型層となりしかもその濃度がドレインに向
かって減少していく分布を有するように形成することを
特徴とするＭＯＳＦＥＴの製法である。
（実施例）
第２図は上記の好ましい構造を実現する工程の主要な段
階での断面図とその各段階における基板結晶面の不純物
濃度（ＮＤ−ＮＡ）分布を示す。第２図ａでｐ型Ｓｉ基
板（１１）の表面に低ドナー濃度の薄いｎ型層をヒ素の
イオン注入で形成する。濃度は５ Ｘ １イ６ｃｍ−３
厚さは０．１μｍである。そのあと厚さ１０ｎｍのゲー
ト酸化膜（１２）、多結晶Ｓｉよりなるゲート電極（１
３）を形成する。第２図すにおける直線（１８）は上記
表面ｎ型層のドナー濃度分布を示す。第２図Ｃではゲー
ト電極上に延在してドレイン形成領域を覆うレジスト膜
（１７）を形成した後、ソース形成領域へのボロンのイ
オン注入、レジスト膜の除去、および注入ボロンの拡散
を行う。注入ボロンのドーズ量は約２刈い３ｃｍ−２、
拡散は約１０００°Ｃ１１０分で行った。
階での断面図とその各段階における基板結晶面の不純物
濃度（ＮＤ−ＮＡ）分布を示す。第２図ａでｐ型Ｓｉ基
板（１１）の表面に低ドナー濃度の薄いｎ型層をヒ素の
イオン注入で形成する。濃度は５ Ｘ １イ６ｃｍ−３
厚さは０．１μｍである。そのあと厚さ１０ｎｍのゲー
ト酸化膜（１２）、多結晶Ｓｉよりなるゲート電極（１
３）を形成する。第２図すにおける直線（１８）は上記
表面ｎ型層のドナー濃度分布を示す。第２図Ｃではゲー
ト電極上に延在してドレイン形成領域を覆うレジスト膜
（１７）を形成した後、ソース形成領域へのボロンのイ
オン注入、レジスト膜の除去、および注入ボロンの拡散
を行う。注入ボロンのドーズ量は約２刈い３ｃｍ−２、
拡散は約１０００°Ｃ１１０分で行った。
ソース形成領域よりチャネル中のｐ点に至る領域がこの
工程で導入されたボロンによる不純物補償によりｐ型化
され、ｐ点からドレインに至る領域では前記の表面ｎ型
層（１６）が残存した構造を実現した。
工程で導入されたボロンによる不純物補償によりｐ型化
され、ｐ点からドレインに至る領域では前記の表面ｎ型
層（１６）が残存した構造を実現した。
ソース端でのボロン表面濃度は約４×１０１７ｃｍ−３
である。この段階における表面の不純物濃度分布は第２
図ｄに示されている。ドレイン形成領域のみをレジスト
膜で覆うためには、第２図Ｃに示されるようにゲート長
以下の位置合わせ精度をもったりソグラフィ技術が要請
される。ステッパーを用いた現在のりソグラフィにおい
ては０．１□ｍ程度の位置合わせが可能であり、したが
ってゲート長０．２Ａ１ｍ程度までのＭＯＳＦＥＴにお
いては本工程は全く支障なく行うことができる。第２図
ｅでは、高濃度のヒ素をイオン注入してソース（１４）
およびドレイン（１５）を形成した。ｐ点の位置はソー
ス１４端から０．２μｍ、実効チャネル長は０．３／ｉ
ｍである。また第２図ｆはこの段階における表面不純物
濃度を示す。以上記述のごとく、極めて容易な工程で微
細ＭＯＳＦＥＴが当面する前記諸課題を軽減１回避する
好ましい構造を実現することができる。
である。この段階における表面の不純物濃度分布は第２
図ｄに示されている。ドレイン形成領域のみをレジスト
膜で覆うためには、第２図Ｃに示されるようにゲート長
以下の位置合わせ精度をもったりソグラフィ技術が要請
される。ステッパーを用いた現在のりソグラフィにおい
ては０．１□ｍ程度の位置合わせが可能であり、したが
ってゲート長０．２Ａ１ｍ程度までのＭＯＳＦＥＴにお
いては本工程は全く支障なく行うことができる。第２図
ｅでは、高濃度のヒ素をイオン注入してソース（１４）
およびドレイン（１５）を形成した。ｐ点の位置はソー
ス１４端から０．２μｍ、実効チャネル長は０．３／ｉ
ｍである。また第２図ｆはこの段階における表面不純物
濃度を示す。以上記述のごとく、極めて容易な工程で微
細ＭＯＳＦＥＴが当面する前記諸課題を軽減１回避する
好ましい構造を実現することができる。
従来構造のＬＤＤＭＯＳＦＥＴと比較して本ＦＥＴは、
飽和ドレイン電流で約１０％改善され、またホットキャ
リア効果大小の目安となる基板電流は約１／１０に低減
した。このように本発明により実現する微細チャネルＭ
ＯＳＦＥＴの優れた特性と信頼性の両立を確認。
飽和ドレイン電流で約１０％改善され、またホットキャ
リア効果大小の目安となる基板電流は約１／１０に低減
した。このように本発明により実現する微細チャネルＭ
ＯＳＦＥＴの優れた特性と信頼性の両立を確認。
第３図は、ドレイン近傍における表面ｎ型領域の不純物
濃度とその分布の設計自由度を拡大した他の工程例を示
すものであり、主要な段階での断面図と各段階における
基板表面の不純物濃度分布を示す図である。第３図ａは
ｐ型基板Ｓｉ結晶（１１）を表面にゲート酸化膜（１２
）および多結晶Ｓはりなるゲート電極（１３）を形成し
た後、ソースおよびドレイン形成領域にヒ素のイオン注
入とその拡散によりゲート電極下に及ぶそれぞれの表面
領域に低濃度ｎ型層（１６’）が形成された段階の断面
図である。またその表面不純物濃度分布は第３図すに示
されている。以後のソースに隣接するチャネル領域のｐ
型化およびソース（１４）およびドレイン（１５）の形
成は第２図の場合と同様の工程で実現することができ、
それぞれ第３図ｃ、ｅに示されている。
濃度とその分布の設計自由度を拡大した他の工程例を示
すものであり、主要な段階での断面図と各段階における
基板表面の不純物濃度分布を示す図である。第３図ａは
ｐ型基板Ｓｉ結晶（１１）を表面にゲート酸化膜（１２
）および多結晶Ｓはりなるゲート電極（１３）を形成し
た後、ソースおよびドレイン形成領域にヒ素のイオン注
入とその拡散によりゲート電極下に及ぶそれぞれの表面
領域に低濃度ｎ型層（１６’）が形成された段階の断面
図である。またその表面不純物濃度分布は第３図すに示
されている。以後のソースに隣接するチャネル領域のｐ
型化およびソース（１４）およびドレイン（１５）の形
成は第２図の場合と同様の工程で実現することができ、
それぞれ第３図ｃ、ｅに示されている。
以上の実施例はバルクＭＯＳＦＥＴについて述べたが、
Ｓ（Ｍ ＭＯＳＦＥＴにおいても本発明は適用できる。
Ｓ（Ｍ ＭＯＳＦＥＴにおいても本発明は適用できる。
（発明の効果）
本発明の製造方法が、例えば斜めイオン注入など高度で
制御の困難な技術を必要とせず、通常の技術により容易
に行い得るものであることは前記した。その結果実現す
る構造は従来のＬＤＤ構造の当面する前記諸課題に照ら
して以下に要約するごとく好ましいものである。
制御の困難な技術を必要とせず、通常の技術により容易
に行い得るものであることは前記した。その結果実現す
る構造は従来のＬＤＤ構造の当面する前記諸課題に照ら
して以下に要約するごとく好ましいものである。
作用効果の第一は、チャネル領域における前記の特徴的
不純物濃度分布とそれによる゛分布したしきい電圧″の
実現により、電流駆動力の改善とホットキャリア効果に
よる信頼性の低下の回避を同時に達成することができる
。これは従来のＬＤＤにおいては全く期待できないこと
である。特にサブハーフミクロン領域においては従来構
造のＬＤＤは実質的に実現困難であるばかりでなく、仮
に実現したとしてもその大きなチャネル直列抵抗は素子
特性を支配して実用的でない。
不純物濃度分布とそれによる゛分布したしきい電圧″の
実現により、電流駆動力の改善とホットキャリア効果に
よる信頼性の低下の回避を同時に達成することができる
。これは従来のＬＤＤにおいては全く期待できないこと
である。特にサブハーフミクロン領域においては従来構
造のＬＤＤは実質的に実現困難であるばかりでなく、仮
に実現したとしてもその大きなチャネル直列抵抗は素子
特性を支配して実用的でない。
作用効果の第二は、ＬＤＤ端近傍の不純物分布に由来す
るものである。本発明の結果実現する不純物分布は極め
てなだらかな傾斜のｐｎ接合が可能であり、上記のしき
い電圧分布の効果とあいまって一層ドレイン近傍の電界
集中を緩和してホットキャリア効果を軽減する。
るものである。本発明の結果実現する不純物分布は極め
てなだらかな傾斜のｐｎ接合が可能であり、上記のしき
い電圧分布の効果とあいまって一層ドレイン近傍の電界
集中を緩和してホットキャリア効果を軽減する。
作用効果の第三は、高濃度ソース・ドレイン間距離増大
の犠牲を払うことなく容易にドレイン電界の緩和に有効
で超ＬＳＩの一層の高集積化をもたらす。
の犠牲を払うことなく容易にドレイン電界の緩和に有効
で超ＬＳＩの一層の高集積化をもたらす。
そして作用効果の第四は、本節の冒頭に述べたごとく、
従来工程に較べて容易な工程で一層好ましい構造／ＭＯ
ＳＦＥＴを実現し得ることである。以上本発明はサブハ
ーフミクロン時代の高性能／高信頼な超ＬＳＩ実現への
途を拓く技術である。
従来工程に較べて容易な工程で一層好ましい構造／ＭＯ
ＳＦＥＴを実現し得ることである。以上本発明はサブハ
ーフミクロン時代の高性能／高信頼な超ＬＳＩ実現への
途を拓く技術である。
第１図は本発明により実現するＭＯＳＦＥＴの構造例の
図。第２図、第３図は本発明の製造方法の実施例を示す
図。第４図〜第６図は従来のＬＤＤＭＯＳＦＥＴを示す
図。図中の番号は以下のものを示す。 １１、２１・・・ｐ型Ｓｉ基板、１２．２２・・・ゲー
ト酸化膜、１３．２３０．。 ゲート電極、１４．２４−・・ソース、１５．２５・・
・ドレイン、１６、１６’、 ２６−ｎ型ＬＤＤ、２７
・・・側壁。
図。第２図、第３図は本発明の製造方法の実施例を示す
図。第４図〜第６図は従来のＬＤＤＭＯＳＦＥＴを示す
図。図中の番号は以下のものを示す。 １１、２１・・・ｐ型Ｓｉ基板、１２．２２・・・ゲー
ト酸化膜、１３．２３０．。 ゲート電極、１４．２４−・・ソース、１５．２５・・
・ドレイン、１６、１６’、 ２６−ｎ型ＬＤＤ、２７
・・・側壁。
Claims (1)
- 【特許請求の範囲】 １、金属、絶縁膜・半導体型電界効果トランジスタ（以
下ＭＯＳＦＥＴと呼ぶ）において、第一導電型基板の少
なくとも全チャネル領域を含む表面に低濃度の第二導電
型層を形成する工程、および第一導電型不純物をソース
領域よりチャネル領域に導入してドレイン近傍にて前記
第二導電型層が残存し、かつソース近傍のチャネル領域
表面では第二導電型層となるように形成する工程を含む
ことを特徴とするＭＯＳＦＥＴの製造方法。 ２、ＭＯＳＦＥＴにおいて、第一導電型基板表面の少な
くともドレインに隣接する側のチャネル領域に低濃度の
第二導電型層を形成し、ソース形成領域よりそれに隣接
するチャネル領域に第一導電型不純物を導入してドレイ
ン近傍では前記第二導電型層が残存し、かつソース近傍
のチャネル領域表面では第二導電型層となるように形成
することを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249152A JPH04127537A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249152A JPH04127537A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127537A true JPH04127537A (ja) | 1992-04-28 |
Family
ID=17188682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249152A Pending JPH04127537A (ja) | 1990-09-19 | 1990-09-19 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127537A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675543A2 (en) * | 1994-03-31 | 1995-10-04 | Seiko Instruments Inc. | Semiconductor device including protection means and manufacturing method thereof |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Ind Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| EP0848421A2 (en) * | 1996-12-16 | 1998-06-17 | Applied Materials, Inc. | Selective physical vapor deposition conductor fill in IC structures |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| AU2007298147B2 (en) * | 2006-09-19 | 2011-09-15 | Ricoh Company, Limited | Developer carrying device, developing device, process unit, and image forming apparatus |
| JP2014160842A (ja) * | 2008-02-07 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137679A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Manufacture for mos type semiconductor device |
| JPS6245175A (ja) * | 1985-08-23 | 1987-02-27 | Toshiba Corp | 横方向ｍｏｓ型ｆｅｔ素子 |
-
1990
- 1990-09-19 JP JP2249152A patent/JPH04127537A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137679A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Manufacture for mos type semiconductor device |
| JPS6245175A (ja) * | 1985-08-23 | 1987-02-27 | Toshiba Corp | 横方向ｍｏｓ型ｆｅｔ素子 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675543A2 (en) * | 1994-03-31 | 1995-10-04 | Seiko Instruments Inc. | Semiconductor device including protection means and manufacturing method thereof |
| US6097064A (en) * | 1994-03-31 | 2000-08-01 | Seiko Instruments Inc. | Semiconductor device and manufacturing method thereof |
| EP0675543A3 (en) * | 1994-03-31 | 1996-10-16 | Seiko Instr Inc | Semiconductor device with a protective agent and manufacturing process. |
| CN1052816C (zh) * | 1994-03-31 | 2000-05-24 | 精工电子工业株式会社 | 半导体装置及其制造方法 |
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Ind Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US6355963B1 (en) | 1994-11-16 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6031268A (en) * | 1996-06-21 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| EP0848421A3 (en) * | 1996-12-16 | 1998-09-30 | Applied Materials, Inc. | Selective physical vapor deposition conductor fill in IC structures |
| EP0848421A2 (en) * | 1996-12-16 | 1998-06-17 | Applied Materials, Inc. | Selective physical vapor deposition conductor fill in IC structures |
| AU2007298147B2 (en) * | 2006-09-19 | 2011-09-15 | Ricoh Company, Limited | Developer carrying device, developing device, process unit, and image forming apparatus |
| JP2014160842A (ja) * | 2008-02-07 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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