JPH05267327A - Ｍｉｓｆｅｔ及びその製造方法 - Google Patents
Ｍｉｓｆｅｔ及びその製造方法Info
- Publication number
- JPH05267327A JPH05267327A JP6077692A JP6077692A JPH05267327A JP H05267327 A JPH05267327 A JP H05267327A JP 6077692 A JP6077692 A JP 6077692A JP 6077692 A JP6077692 A JP 6077692A JP H05267327 A JPH05267327 A JP H05267327A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- channel
- gate electrode
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造のｐチャネル型ＭＩＳＦＥＴ及び
その製造方法に関し、ショートチャネル効果を防止し且
つ駆動能力を高めて高速化を図ることを目的とする。 【構成】 少なくともチャネル領域chの一方の側に接す
るｐ型不純物拡散領域が、チャネル領域側から外側に向
かって順次より高不純物濃度を有し、且つより深い３段
階のｐ型不純物拡散領域6D、7D、10D よりなるように構
成するＬＤＤ構造のｐチャネルＭＩＳＦＥＴ及び、ｐ-
型低濃度不純物拡散領域6Dの形成に B+ を用い、ｐ型中
濃度不純物拡散領域7D及びｐ+ 型高濃度不純物拡散領域
10D の形成に BF2 + を用いて構成するＬＤＤ構造のｐチ
ャネルＭＩＳＦＥＴの製造方法。
その製造方法に関し、ショートチャネル効果を防止し且
つ駆動能力を高めて高速化を図ることを目的とする。 【構成】 少なくともチャネル領域chの一方の側に接す
るｐ型不純物拡散領域が、チャネル領域側から外側に向
かって順次より高不純物濃度を有し、且つより深い３段
階のｐ型不純物拡散領域6D、7D、10D よりなるように構
成するＬＤＤ構造のｐチャネルＭＩＳＦＥＴ及び、ｐ-
型低濃度不純物拡散領域6Dの形成に B+ を用い、ｐ型中
濃度不純物拡散領域7D及びｐ+ 型高濃度不純物拡散領域
10D の形成に BF2 + を用いて構成するＬＤＤ構造のｐチ
ャネルＭＩＳＦＥＴの製造方法。
Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ(Lightly Doped D
rain) 構造のｐチャネル型ＭＩＳＦＥＴ及びその製造方
法に関する。
rain) 構造のｐチャネル型ＭＩＳＦＥＴ及びその製造方
法に関する。
【０００２】近年、ＬＳＩ等の高速化の要求に伴い、Ｌ
ＳＩを構成するＭＩＳＦＥＴは極度にショートチャネル
化されてきている。そのため、パンチスルーやホットキ
ャリア等のショートチャネル効果による性能の劣化を防
止するためにＬＤＤ構造が用いられるが、ｐチャネル型
ＭＩＳＦＥＴにおいては周知のＬＤＤ構造の形成方法に
よるとＬＤＤ領域が消滅し、上記ショートチャネル効果
の防止が充分になされないという問題が生じ、対策が望
まれている。
ＳＩを構成するＭＩＳＦＥＴは極度にショートチャネル
化されてきている。そのため、パンチスルーやホットキ
ャリア等のショートチャネル効果による性能の劣化を防
止するためにＬＤＤ構造が用いられるが、ｐチャネル型
ＭＩＳＦＥＴにおいては周知のＬＤＤ構造の形成方法に
よるとＬＤＤ領域が消滅し、上記ショートチャネル効果
の防止が充分になされないという問題が生じ、対策が望
まれている。
【０００３】
【従来の技術】図３は従来の対照ＬＤＤ構造ｐチャネル
ＭＩＳＦＥＴの製造方法を示す工程断面図である。
ＭＩＳＦＥＴの製造方法を示す工程断面図である。
【０００４】従来、対照ＬＤＤ構造ｐチャネルＭＩＳＦ
ＥＴは、ｎチャネル型の場合と類似の以下に示す方法が
用いられていた。即ち、図３(a) に示すように、ｎ型半
導体基体51のフィールド酸化膜52によって画定された素
子形成領域53上にゲート酸化膜54を形成し、その上部に
素子形成領域53を図示前後の方向に横切るゲート電極55
を形成した後、ゲート電極55及びフィールド酸化膜52を
マスクにして素子形成領域53内に硼素(B+ ) を1013cm-2
程度の低ドーズ量で 500Å程度の深さにイオン注入し、
一端部がゲート電極55の側面に整合する低濃度 B+ 注入
領域156 を形成する。
ＥＴは、ｎチャネル型の場合と類似の以下に示す方法が
用いられていた。即ち、図３(a) に示すように、ｎ型半
導体基体51のフィールド酸化膜52によって画定された素
子形成領域53上にゲート酸化膜54を形成し、その上部に
素子形成領域53を図示前後の方向に横切るゲート電極55
を形成した後、ゲート電極55及びフィールド酸化膜52を
マスクにして素子形成領域53内に硼素(B+ ) を1013cm-2
程度の低ドーズ量で 500Å程度の深さにイオン注入し、
一端部がゲート電極55の側面に整合する低濃度 B+ 注入
領域156 を形成する。
【０００５】次いで、図３(b) に示すように、表出する
ゲート酸化膜54を除去し、表出する素子形成領域53の表
面及びゲート電極55の表面にスルー酸化膜58を形成し、
ゲート電極55の側壁面に絶縁膜サイドウォール59を形成
した後、このサイドウォール59を含むゲート電極55及び
フィールド酸化膜52をマスクにして素子形成領域53内に
B+ を1015cm-2程度の高ドーズ量で1000〜1500Å程度の
深さにイオン注入し、一端部が絶縁膜サイドウォール59
の側面に整合する高濃度 B+ 注入領域160 を形成する。
ゲート酸化膜54を除去し、表出する素子形成領域53の表
面及びゲート電極55の表面にスルー酸化膜58を形成し、
ゲート電極55の側壁面に絶縁膜サイドウォール59を形成
した後、このサイドウォール59を含むゲート電極55及び
フィールド酸化膜52をマスクにして素子形成領域53内に
B+ を1015cm-2程度の高ドーズ量で1000〜1500Å程度の
深さにイオン注入し、一端部が絶縁膜サイドウォール59
の側面に整合する高濃度 B+ 注入領域160 を形成する。
【０００６】そしてその後に、所定の熱処理を行って前
記低濃度 B+ 注入領域156 及び高濃度 B+ 注入領域160
内の B+ を活性化再分布させて、図３(c) に示すよう
に、絶縁膜サイドウォール59下に一端部がゲート電極55
側面に自己整合する深さ1000Å弱のｐ- 型オフセット領
域（ＬＤＤ領域）56S 及び56D を形成する共に、その外
側に絶縁膜サイドウォール59の側面に自己整合する深さ
1500〜2000Å程度のｐ+型ソース／ドレイン（Ｓ／Ｄ）
領域60S 及び60D を形成する方法である。
記低濃度 B+ 注入領域156 及び高濃度 B+ 注入領域160
内の B+ を活性化再分布させて、図３(c) に示すよう
に、絶縁膜サイドウォール59下に一端部がゲート電極55
側面に自己整合する深さ1000Å弱のｐ- 型オフセット領
域（ＬＤＤ領域）56S 及び56D を形成する共に、その外
側に絶縁膜サイドウォール59の側面に自己整合する深さ
1500〜2000Å程度のｐ+型ソース／ドレイン（Ｓ／Ｄ）
領域60S 及び60D を形成する方法である。
【０００７】
【発明が解決しようとする課題】上記のように従来のＬ
ＤＤ構造のｐチャネルＭＩＳＦＥＴの製造方法において
は、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴ形成の場合
にＬＤＤ領域形成に拡散係数の大きい燐(P+ ) を用い高
濃度Ｓ／Ｄ領域形成に拡散係数の小さい砒素( As + ) を
用いるのと異なって、ＬＤＤ領域56S 、56D 及び高濃度
Ｓ／Ｄ領域60S 、60D の形成に共に比較的拡散係数の大
きい B+ が用いられていた。
ＤＤ構造のｐチャネルＭＩＳＦＥＴの製造方法において
は、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴ形成の場合
にＬＤＤ領域形成に拡散係数の大きい燐(P+ ) を用い高
濃度Ｓ／Ｄ領域形成に拡散係数の小さい砒素( As + ) を
用いるのと異なって、ＬＤＤ領域56S 、56D 及び高濃度
Ｓ／Ｄ領域60S 、60D の形成に共に比較的拡散係数の大
きい B+ が用いられていた。
【０００８】そのため図４の問題点を示す模式断面図に
示すように、前記低濃度 B+ 注入領域156 及び高濃度 B
+ 注入領域160 （図３(b) 参照）に注入された B+ の活
性化に際して、濃度の高い高濃度 B+ 注入領域160 のB
が大きく拡散してｐ+ 型ソース／ドレイン（Ｓ／Ｄ）領
域60S 及び60D のチャネル領域ch側端部（P2) がｐ-型
オフセット領域（ＬＤＤ領域）56S 及び56D のチャネル
領域ch側端部(P1)に重なるようになり、ｐ- 型オフセッ
ト領域（ＬＤＤ領域）56S 及び56D がｐ+ 型Ｓ／Ｄ領域
60S 、60D に近い高不純物濃度になり、ＬＤＤ領域56S
及び56D が消滅した形になって、前記ショートチャネル
効果の防止が不十分になり素子性能が劣化するという問
題が生じていた。
示すように、前記低濃度 B+ 注入領域156 及び高濃度 B
+ 注入領域160 （図３(b) 参照）に注入された B+ の活
性化に際して、濃度の高い高濃度 B+ 注入領域160 のB
が大きく拡散してｐ+ 型ソース／ドレイン（Ｓ／Ｄ）領
域60S 及び60D のチャネル領域ch側端部（P2) がｐ-型
オフセット領域（ＬＤＤ領域）56S 及び56D のチャネル
領域ch側端部(P1)に重なるようになり、ｐ- 型オフセッ
ト領域（ＬＤＤ領域）56S 及び56D がｐ+ 型Ｓ／Ｄ領域
60S 、60D に近い高不純物濃度になり、ＬＤＤ領域56S
及び56D が消滅した形になって、前記ショートチャネル
効果の防止が不十分になり素子性能が劣化するという問
題が生じていた。
【０００９】そこで本発明は、ショートチャネル効果の
防止が完全になされ且つ駆動能力を高めて高速化が図れ
るｐチャネル型ＭＩＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
防止が完全になされ且つ駆動能力を高めて高速化が図れ
るｐチャネル型ＭＩＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は、ｐチ
ャネル型であって、少なくともチャネル領域の一方の側
に接するｐ型不純物拡散領域が、チャネル領域側から外
側に向かって順次より高不純物濃度を有し且つより深い
３段階のｐ型不純物拡散領域により構成されている本発
明によるＭＩＳＦＥＴ、若しくは、絶縁膜により画定さ
れたｎ型半導体基体の素子形成領域上にゲート絶縁膜を
介して該素子形成領域を横切るゲート電極を形成した
後、該ゲート電極をマスクにして該素子形成領域内に硼
素を最も低いドーズ量で且つ最も浅くイオン注入する工
程、該ゲート電極をマスクにして該素子形成領域内に第
１の２弗化硼素を前記硼素よりも高ドーズ量で且つ深く
イオン注入する工程、該ゲート電極の側面に絶縁膜より
なるサイドウォールを形成する工程、該絶縁膜サイドウ
ォールを含むゲート電極をマスクにして該素子形成領域
内に第２の２弗化硼素を前記第１の２弗化硼素よりも更
に高ドーズ量で更に深くイオン注入する工程、前記イオ
ン注入された硼素が該ゲート電極下部領域の一部に拡散
し、且つ前記第１及び第２の２弗化硼素が殆ど拡散しな
い条件で、前記イオン注入された硼素及び第１、第２の
２弗化硼素を活性化する熱処理を行う工程を含む本発明
によるＭＩＳＦＥＴの製造方法によって達成される。
ャネル型であって、少なくともチャネル領域の一方の側
に接するｐ型不純物拡散領域が、チャネル領域側から外
側に向かって順次より高不純物濃度を有し且つより深い
３段階のｐ型不純物拡散領域により構成されている本発
明によるＭＩＳＦＥＴ、若しくは、絶縁膜により画定さ
れたｎ型半導体基体の素子形成領域上にゲート絶縁膜を
介して該素子形成領域を横切るゲート電極を形成した
後、該ゲート電極をマスクにして該素子形成領域内に硼
素を最も低いドーズ量で且つ最も浅くイオン注入する工
程、該ゲート電極をマスクにして該素子形成領域内に第
１の２弗化硼素を前記硼素よりも高ドーズ量で且つ深く
イオン注入する工程、該ゲート電極の側面に絶縁膜より
なるサイドウォールを形成する工程、該絶縁膜サイドウ
ォールを含むゲート電極をマスクにして該素子形成領域
内に第２の２弗化硼素を前記第１の２弗化硼素よりも更
に高ドーズ量で更に深くイオン注入する工程、前記イオ
ン注入された硼素が該ゲート電極下部領域の一部に拡散
し、且つ前記第１及び第２の２弗化硼素が殆ど拡散しな
い条件で、前記イオン注入された硼素及び第１、第２の
２弗化硼素を活性化する熱処理を行う工程を含む本発明
によるＭＩＳＦＥＴの製造方法によって達成される。
【００１１】
【作用】図１は本発明の原理説明用模式断面図である。
図中、１はｎ型半導体基体、２はフィールド酸化膜、３
は素子形成領域、４はゲート絶縁膜、５はゲート電極、
6Sはｐ- 型低濃度ソース領域、6Dはｐ- 型低濃度ドレイ
ン領域、7Sはｐ型中濃度ソース領域、7Dはｐ型中濃度ド
レイン領域、８はスルー酸化膜、９は絶縁膜サイドウォ
ール、10S はｐ+ 型高濃度ソース領域、10D はｐ+ 型高
濃度ドレイン領域を示す。
図中、１はｎ型半導体基体、２はフィールド酸化膜、３
は素子形成領域、４はゲート絶縁膜、５はゲート電極、
6Sはｐ- 型低濃度ソース領域、6Dはｐ- 型低濃度ドレイ
ン領域、7Sはｐ型中濃度ソース領域、7Dはｐ型中濃度ド
レイン領域、８はスルー酸化膜、９は絶縁膜サイドウォ
ール、10S はｐ+ 型高濃度ソース領域、10D はｐ+ 型高
濃度ドレイン領域を示す。
【００１２】即ち本発明に係るＬＤＤ構造のｐチャネル
型ＭＩＳＦＥＴにおいては、ＬＤＤ領域が、拡散係数の
比較的大きい硼素(B+ ) と拡散係数の比較的小さい２弗
化硼素(BF2 + ) の２種類の不純物をゲート電極５をマス
クにしてイオン注入し、所定の条件での熱処理を施すこ
とにより、横方向に拡散する B+ によりゲート電極５の
下部領域の一部に食い込んで最も浅く形成されるｐ- 型
低濃度ソース領域6S及びｐ- 型低濃度ドレイン領域6D
と、前記熱処理により殆ど横方向に拡散せずチャネル中
心に向かう端部がゲート電極５の側面にほぼ整合し中程
度の深さに形成されるｐ型中濃度ソース領域7S及びｐ型
中濃度ドレイン領域7Dとの２重構造に形成される。そし
てまた、ｐ+ 型高濃度ソース領域10S 及びｐ+ 型高濃度
ドレイン領域10D は、サイドウォール９を形成したゲー
ト電極５をマスクにし BF2 + を最も深く且つ高濃度にイ
オン注入し、前記ＬＤＤ領域形成用の不純物を活性化す
る前記熱処理によって、 BF2 + の横方向の拡散を抑えな
がら活性化することにより形成される。
型ＭＩＳＦＥＴにおいては、ＬＤＤ領域が、拡散係数の
比較的大きい硼素(B+ ) と拡散係数の比較的小さい２弗
化硼素(BF2 + ) の２種類の不純物をゲート電極５をマス
クにしてイオン注入し、所定の条件での熱処理を施すこ
とにより、横方向に拡散する B+ によりゲート電極５の
下部領域の一部に食い込んで最も浅く形成されるｐ- 型
低濃度ソース領域6S及びｐ- 型低濃度ドレイン領域6D
と、前記熱処理により殆ど横方向に拡散せずチャネル中
心に向かう端部がゲート電極５の側面にほぼ整合し中程
度の深さに形成されるｐ型中濃度ソース領域7S及びｐ型
中濃度ドレイン領域7Dとの２重構造に形成される。そし
てまた、ｐ+ 型高濃度ソース領域10S 及びｐ+ 型高濃度
ドレイン領域10D は、サイドウォール９を形成したゲー
ト電極５をマスクにし BF2 + を最も深く且つ高濃度にイ
オン注入し、前記ＬＤＤ領域形成用の不純物を活性化す
る前記熱処理によって、 BF2 + の横方向の拡散を抑えな
がら活性化することにより形成される。
【００１３】従って本発明に係るＬＤＤ構造のｐチャネ
ルＭＩＳＦＥＴは、図示のように、ソース及びドレイン
領域が、チャネル中心から外方に向かってゲート電極５
の下部領域の一部に食い込んで形成された最も浅く最も
低濃度のｐ- 型低濃度ソース領域6S及びｐ- 型低濃度ド
レイン領域6Dと、絶縁膜サイドウォール９の下部のオフ
セット領域(OF)に形成された中程度の深さ及び不純物濃
度を有するｐ型中濃度ソース領域7S及びｐ型低濃度ドレ
イン領域7Dと、内側端部が絶縁膜サイドウォール９の側
面に自己整合する最も深く且つ高不純物濃度のｐ+ 型高
濃度ソース領域10S 及びｐ+ 型高濃度ドレイン領域10D
とよりなるチャネル中心から外方に向かい順次深く且つ
高濃度になる３重の構造になる。
ルＭＩＳＦＥＴは、図示のように、ソース及びドレイン
領域が、チャネル中心から外方に向かってゲート電極５
の下部領域の一部に食い込んで形成された最も浅く最も
低濃度のｐ- 型低濃度ソース領域6S及びｐ- 型低濃度ド
レイン領域6Dと、絶縁膜サイドウォール９の下部のオフ
セット領域(OF)に形成された中程度の深さ及び不純物濃
度を有するｐ型中濃度ソース領域7S及びｐ型低濃度ドレ
イン領域7Dと、内側端部が絶縁膜サイドウォール９の側
面に自己整合する最も深く且つ高不純物濃度のｐ+ 型高
濃度ソース領域10S 及びｐ+ 型高濃度ドレイン領域10D
とよりなるチャネル中心から外方に向かい順次深く且つ
高濃度になる３重の構造になる。
【００１４】そのため本発明によれば、例えば、ｐ+ 型
高濃度ドレイン領域10D に高電圧が印加された際にも、
ｐ型中濃度ドレイン領域7D及びｐ- 型低濃度ドレイン領
域6Dの存在によってチャネル領域(ch)側のドレイン端の
電界強度は低下するので、ホットキャリア効果を防止し
つつ一層のショートチャネル化を図って駆動能力を高め
ることができる。
高濃度ドレイン領域10D に高電圧が印加された際にも、
ｐ型中濃度ドレイン領域7D及びｐ- 型低濃度ドレイン領
域6Dの存在によってチャネル領域(ch)側のドレイン端の
電界強度は低下するので、ホットキャリア効果を防止し
つつ一層のショートチャネル化を図って駆動能力を高め
ることができる。
【００１５】また、ゲート電圧が印加されない絶縁膜サ
イドウォール９下のオフセット領域(OF)には、従来のｐ
- 型より高濃度で低抵抗のｐ型中濃度ソース領域7S及び
ｐ型中濃度ドレイン領域7Dが形成されるので、オン抵抗
が減少して駆動能力が向上する。
イドウォール９下のオフセット領域(OF)には、従来のｐ
- 型より高濃度で低抵抗のｐ型中濃度ソース領域7S及び
ｐ型中濃度ドレイン領域7Dが形成されるので、オン抵抗
が減少して駆動能力が向上する。
【００１６】更にまた、上記ｐ型中濃度ソース領域7S及
びｐ型中濃度ドレイン領域7Dの存在により高電位差を有
するｐ+ 型高濃度ソース領域10S とｐ+ 型高濃度ドレイ
ン領域10D とが大きく隔てられるので、空乏層の拡がり
によるパンチスルーも起こり難くなり、動作電圧を向上
して駆動能力を高めることが可能になる。
びｐ型中濃度ドレイン領域7Dの存在により高電位差を有
するｐ+ 型高濃度ソース領域10S とｐ+ 型高濃度ドレイ
ン領域10D とが大きく隔てられるので、空乏層の拡がり
によるパンチスルーも起こり難くなり、動作電圧を向上
して駆動能力を高めることが可能になる。
【００１７】以上により本発明によれば、ショートチャ
ネル効果が防止され、且つ高駆動能力を有し高動作速度
のＬＤＤ構造ｐチャネルＭＩＳＦＥＴが提供される。
ネル効果が防止され、且つ高駆動能力を有し高動作速度
のＬＤＤ構造ｐチャネルＭＩＳＦＥＴが提供される。
【００１８】
【実施例】以下本発明を、図２に示す製造工程断面図を
参照し、一実施例について具体的に説明する。
参照し、一実施例について具体的に説明する。
【００１９】図２(a) 参照 本発明の方法により対称ＬＤＤ構造のｐチャネルＭＩＳ
ＦＥＴを形成するに際しては、従来同様にｎ型シリコン
(Si)基体11上に素子形成領域13を画定するフィールド酸
化膜12を形成し、この素子形成領域13上に熱酸化により
例えば厚さ 300Å程度のゲート酸化膜14を形成し、その
上部に素子形成領域13を図示前後の方向に横切る例えば
ポリSiよりなる厚さ2000Å程度のゲート電極15を形成し
た後、先ず、上記ゲート電極15とフィールド酸化膜12を
マスクにして素子形成領域13内にB+ を例えば加速エネ
ルギー10〜20KeV 、ドーズ量１×1013〜２×1013cm-2で
イオン注入し、チャネル中心側端部がゲート電極15の側
面に整合する B+ 注入領域116 を形成し、次いで同様に
ゲート電極15とフィールド酸化膜12をマスクにして素子
形成領域13内に第１の BF2 + を例えば加速エネルギー40
KeV 、ドーズ量５×1014cm-2 でイオン注入し、上記 B
+ 注入領域116 同様にチャネル中心側端部がゲート電極
15の側面に整合する第１の BF2 + 注入領域117 を形成す
る。
ＦＥＴを形成するに際しては、従来同様にｎ型シリコン
(Si)基体11上に素子形成領域13を画定するフィールド酸
化膜12を形成し、この素子形成領域13上に熱酸化により
例えば厚さ 300Å程度のゲート酸化膜14を形成し、その
上部に素子形成領域13を図示前後の方向に横切る例えば
ポリSiよりなる厚さ2000Å程度のゲート電極15を形成し
た後、先ず、上記ゲート電極15とフィールド酸化膜12を
マスクにして素子形成領域13内にB+ を例えば加速エネ
ルギー10〜20KeV 、ドーズ量１×1013〜２×1013cm-2で
イオン注入し、チャネル中心側端部がゲート電極15の側
面に整合する B+ 注入領域116 を形成し、次いで同様に
ゲート電極15とフィールド酸化膜12をマスクにして素子
形成領域13内に第１の BF2 + を例えば加速エネルギー40
KeV 、ドーズ量５×1014cm-2 でイオン注入し、上記 B
+ 注入領域116 同様にチャネル中心側端部がゲート電極
15の側面に整合する第１の BF2 + 注入領域117 を形成す
る。
【００２０】図２(b) 参照 次いで、表出するゲート酸化膜14を弗酸等で除去した
後、この基板上にＣＶＤ法により厚さ 100〜500 Å程度
のスルー酸化膜18を形成し、次いでこの基板上にＣＶＤ
法により厚さ1500Å程度の酸化シリコン(SiO2)膜を形成
し、全面異方性ドライエッチングを行って前記SiO2膜を
選択的の除去し、ゲート電極15の側面部に厚さ1500Å程
度のSiO2サイドウォール19を形成する。
後、この基板上にＣＶＤ法により厚さ 100〜500 Å程度
のスルー酸化膜18を形成し、次いでこの基板上にＣＶＤ
法により厚さ1500Å程度の酸化シリコン(SiO2)膜を形成
し、全面異方性ドライエッチングを行って前記SiO2膜を
選択的の除去し、ゲート電極15の側面部に厚さ1500Å程
度のSiO2サイドウォール19を形成する。
【００２１】図２(c) 参照 次いで、上記SiO2サイドウォール19を含むゲート電極15
及びフィールド酸化膜12をマスクにし素子形成領域13内
に第２の BF2 + を例えば加速エネルギー60KeV、ドーズ
量３×1015cm-2 でイオン注入し、チャネル中心側の端
部がSiO2サイドウォール19の側面に整合する第２の BF2
+ 注入領域120 を形成する。
及びフィールド酸化膜12をマスクにし素子形成領域13内
に第２の BF2 + を例えば加速エネルギー60KeV、ドーズ
量３×1015cm-2 でイオン注入し、チャネル中心側の端
部がSiO2サイドウォール19の側面に整合する第２の BF2
+ 注入領域120 を形成する。
【００２２】図２(d) 参照 次いで、この素子形成領域13上を、レーザビーム、赤外
線ビーム等のエネルギー線ビームを用いて 900℃程度の
温度に30秒程度加熱し、前記 B+ 注入領域116内の B+
を活性化して不純物濃度1017〜1018cm-3程度のｐ- 型低
濃度ソース領域16S 及びｐ- 型低濃度ドレイン領域16D
を、第１の BF2 + 注入領域117 内の BF2 + を活性化して
不純物濃度1018〜1019cm-3程度のｐ型中濃度ソース領域
17S 及びｐ型中濃度ドレイン領域17D を、第２の BF2 +
注入領域120 内の BF2 + を活性化して不純物濃度1020〜
1021cm-3程度のｐ+ 型高濃度ソース領域20S 及びｐ+ 型
高濃度ドレイン領域20D を、それぞれ形成する。
線ビーム等のエネルギー線ビームを用いて 900℃程度の
温度に30秒程度加熱し、前記 B+ 注入領域116内の B+
を活性化して不純物濃度1017〜1018cm-3程度のｐ- 型低
濃度ソース領域16S 及びｐ- 型低濃度ドレイン領域16D
を、第１の BF2 + 注入領域117 内の BF2 + を活性化して
不純物濃度1018〜1019cm-3程度のｐ型中濃度ソース領域
17S 及びｐ型中濃度ドレイン領域17D を、第２の BF2 +
注入領域120 内の BF2 + を活性化して不純物濃度1020〜
1021cm-3程度のｐ+ 型高濃度ソース領域20S 及びｐ+ 型
高濃度ドレイン領域20D を、それぞれ形成する。
【００２３】なお上記条件の活性化熱処理により、ｐ-
型低濃度ソース領域16S 及びｐ- 型低濃度ドレイン領域
16D は B+ が再分布して横方向にも拡散しゲート電極15
の下部領域に 500Å程度の幅で食い込んだ深さ1000Å程
度の領域となり、ｐ型中濃度ソース領域17S 及びｐ型中
濃度ドレイン領域17D は第１の BF2 + が殆ど拡散しない
のでチャネル中心側の端部がゲート電極15の側面にほぼ
整合する深さ1000〜1500Å程度の領域となり、ｐ+ 型高
濃度ソース領域20S 及びｐ+ 型高濃度ドレイン領域20D
は第２の BF2 + が殆ど拡散しないのでチャネル中心側の
端部がSiO2サイドウォール19の側面にほぼ整合する深さ
1500〜2000Å程度の領域となる。
型低濃度ソース領域16S 及びｐ- 型低濃度ドレイン領域
16D は B+ が再分布して横方向にも拡散しゲート電極15
の下部領域に 500Å程度の幅で食い込んだ深さ1000Å程
度の領域となり、ｐ型中濃度ソース領域17S 及びｐ型中
濃度ドレイン領域17D は第１の BF2 + が殆ど拡散しない
のでチャネル中心側の端部がゲート電極15の側面にほぼ
整合する深さ1000〜1500Å程度の領域となり、ｐ+ 型高
濃度ソース領域20S 及びｐ+ 型高濃度ドレイン領域20D
は第２の BF2 + が殆ど拡散しないのでチャネル中心側の
端部がSiO2サイドウォール19の側面にほぼ整合する深さ
1500〜2000Å程度の領域となる。
【００２４】例えば上記実施例のような方法により形成
される本発明の対称ＬＤＤ構造のｐチャネル型ＭＩＳＦ
ＥＴは、図２(d) に示したように、チャネル領域chの一
方の側に接するｐ型不純物拡散領域が、チャネル領域ch
側から外側に向かって順次より高不純物濃度を有し且つ
より深い、前記ｐ- 型低濃度ドレイン領域16D 、ｐ型中
濃度ドレイン領域17D 、ｐ+ 型高濃度ドレイン領域20D
を有し、チャネル領域chの他方の側に接するｐ型不純物
拡散領域が、チャネル領域ch側から外側に向かって順次
より高不純物濃度を有し且つより深い、前記ｐ- 型低濃
度ソース領域16S 、ｐ型中濃度ソース領域17S 、ｐ+ 型
高濃度ソース領域20S を有する構造になる。
される本発明の対称ＬＤＤ構造のｐチャネル型ＭＩＳＦ
ＥＴは、図２(d) に示したように、チャネル領域chの一
方の側に接するｐ型不純物拡散領域が、チャネル領域ch
側から外側に向かって順次より高不純物濃度を有し且つ
より深い、前記ｐ- 型低濃度ドレイン領域16D 、ｐ型中
濃度ドレイン領域17D 、ｐ+ 型高濃度ドレイン領域20D
を有し、チャネル領域chの他方の側に接するｐ型不純物
拡散領域が、チャネル領域ch側から外側に向かって順次
より高不純物濃度を有し且つより深い、前記ｐ- 型低濃
度ソース領域16S 、ｐ型中濃度ソース領域17S 、ｐ+ 型
高濃度ソース領域20S を有する構造になる。
【００２５】従って、ｐ+ 型高濃度ドレイン領域20D 或
いはｐ+ 型高濃度ドレイン領域20Sの何れかに高電圧が
印加された際にも、ｐ型中濃度ドレイン領域17D 或いは
ｐ型中濃度ソース領域17S 及びｐ- 型低濃度ドレイン領
域16D 或いはｐ- 型低濃度ソース領域16S の存在によっ
てチャネル領域(ch)側のドレイン端或いはソース端の電
界強度は低下するので、ホットキャリア効果を防止しつ
つ一層のショートチャネル化を図って駆動能力を高める
ことができる。
いはｐ+ 型高濃度ドレイン領域20Sの何れかに高電圧が
印加された際にも、ｐ型中濃度ドレイン領域17D 或いは
ｐ型中濃度ソース領域17S 及びｐ- 型低濃度ドレイン領
域16D 或いはｐ- 型低濃度ソース領域16S の存在によっ
てチャネル領域(ch)側のドレイン端或いはソース端の電
界強度は低下するので、ホットキャリア効果を防止しつ
つ一層のショートチャネル化を図って駆動能力を高める
ことができる。
【００２６】また、ゲート電圧が印加されない絶縁膜サ
イドウォール19下のオフセット領域(OF)には、従来のｐ
- 型より高濃度で低抵抗のｐ型中濃度ソース領域17S 及
びｐ型中濃度ドレイン領域17D が形成されるので、オン
抵抗が減少して駆動能力が向上する。
イドウォール19下のオフセット領域(OF)には、従来のｐ
- 型より高濃度で低抵抗のｐ型中濃度ソース領域17S 及
びｐ型中濃度ドレイン領域17D が形成されるので、オン
抵抗が減少して駆動能力が向上する。
【００２７】更にまた、上記ｐ型中濃度ソース領域17S
及びｐ型中濃度ドレイン領域17D の存在により高電位差
を有するｐ+ 型高濃度ソース領域20S とｐ+ 型高濃度ド
レイン領域20D とが大きく隔てられるので、空乏層の拡
がりによるパンチスルーも起こり難くなり、動作電圧を
向上して駆動能力を高めることが可能になる。
及びｐ型中濃度ドレイン領域17D の存在により高電位差
を有するｐ+ 型高濃度ソース領域20S とｐ+ 型高濃度ド
レイン領域20D とが大きく隔てられるので、空乏層の拡
がりによるパンチスルーも起こり難くなり、動作電圧を
向上して駆動能力を高めることが可能になる。
【００２８】
【発明の効果】以上説明のように本発明によれば、ショ
ートチャネル効果を防止しつつ一層ショートチャネル化
され、且つ動作抵抗が低くて高駆動能力を有し、更に動
作電圧を高めて駆動能力の一層の向上が図れるＬＤＤ構
造のｐチャネルＭＩＳＦＥＴが提供される。従って本発
明は、高集積化されるＣＭＯＳＩＣ等の高速化に寄与す
るところが大きい。
ートチャネル効果を防止しつつ一層ショートチャネル化
され、且つ動作抵抗が低くて高駆動能力を有し、更に動
作電圧を高めて駆動能力の一層の向上が図れるＬＤＤ構
造のｐチャネルＭＩＳＦＥＴが提供される。従って本発
明は、高集積化されるＣＭＯＳＩＣ等の高速化に寄与す
るところが大きい。
【図１】 本発明の原理説明用模式断面図
【図２】 本発明の一実施例の製造工程断面図
【図３】 従来の製造方法の工程断面図
【図４】 従来の問題点を示す模式断面図
１ ｐ型半導体基体 ２ フィールド酸化膜 ３ 素子形成領域 ４ ゲート酸化膜 ５ ゲート電極 6S ｐ- 型低濃度ソース領域 6D ｐ- 型低濃度ドレイン領域 7S ｐ型中濃度ソース領域 7D ｐ型中濃度ドレイン領域 ８ スルー酸化膜 ９ 絶縁膜サイドウォール 10S ｐ+ 型高濃度ソース領域 10D ｐ+ 型高濃度ドレイン領域
Claims (2)
- 【請求項１】 ｐチャネル型であって、少なくともチャ
ネル領域の一方の側に接するｐ型不純物拡散領域が、チ
ャネル領域側から外側に向かって順次より高不純物濃度
を有し且つより深い３段階のｐ型不純物拡散領域により
構成されていることを特徴とするＭＩＳＦＥＴ。 - 【請求項２】 絶縁膜により画定されたｎ型半導体基体
の素子形成領域上にゲート絶縁膜を介して該素子形成領
域を横切るゲート電極を形成した後、 該ゲート電極をマスクにして該素子形成領域内に硼素を
最も低いドーズ量で且つ最も浅くイオン注入する工程、 該ゲート電極をマスクにして該素子形成領域内に第１の
２弗化硼素を前記硼素よりも高ドーズ量で且つ深くイオ
ン注入する工程、 該ゲート電極の側面に絶縁膜よりなるサイドウォールを
形成する工程、 該絶縁膜サイドウォールを含むゲート電極をマスクにし
て該素子形成領域内に第２の２弗化硼素を前記第１の２
弗化硼素よりも更に高ドーズ量で更に深くイオン注入す
る工程、 前記イオン注入された硼素が該ゲート電極下部領域の一
部に拡散し、且つ前記第１及び第２の２弗化硼素が殆ど
拡散しない条件で、前記イオン注入された硼素及び第
１、第２の２弗化硼素を活性化する熱処理を行う工程を
含むことを特徴とするＭＩＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6077692A JPH05267327A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6077692A JPH05267327A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267327A true JPH05267327A (ja) | 1993-10-15 |
Family
ID=13152032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6077692A Withdrawn JPH05267327A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267327A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660419A2 (en) * | 1993-12-23 | 1995-06-28 | Texas Instruments Incorporated | Drain/source doping profile of high voltage transistor for sub-micron CMOS processes |
| US5567965A (en) * | 1994-05-16 | 1996-10-22 | Samsung Electronics Co., Ltd. | High-voltage transistor with LDD regions |
| US5654215A (en) * | 1996-09-13 | 1997-08-05 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5693959A (en) * | 1995-04-10 | 1997-12-02 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
| EP1488453A1 (en) * | 2002-03-26 | 2004-12-22 | Advanced Micro Devices, Inc. | Ion implantation of silicon oxide liner to prevent dopant out-diffusion from source/drain extensions |
-
1992
- 1992-03-18 JP JP6077692A patent/JPH05267327A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660419A3 (en) * | 1993-12-23 | 1996-06-26 | Texas Instruments Inc | Drain / source doping profile of a high voltage transistor for submicron CMOS processes. |
| EP0660419A2 (en) * | 1993-12-23 | 1995-06-28 | Texas Instruments Incorporated | Drain/source doping profile of high voltage transistor for sub-micron CMOS processes |
| US5879995A (en) * | 1994-05-16 | 1999-03-09 | Samsung Electronics Co., Ltd. | High-voltage transistor and manufacturing method therefor |
| US5567965A (en) * | 1994-05-16 | 1996-10-22 | Samsung Electronics Co., Ltd. | High-voltage transistor with LDD regions |
| US5693959A (en) * | 1995-04-10 | 1997-12-02 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| US5654215A (en) * | 1996-09-13 | 1997-08-05 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6107130A (en) * | 1996-12-06 | 2000-08-22 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| EP1488453A1 (en) * | 2002-03-26 | 2004-12-22 | Advanced Micro Devices, Inc. | Ion implantation of silicon oxide liner to prevent dopant out-diffusion from source/drain extensions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3443355B2 (ja) | 半導体装置の製造方法 | |
| EP0164449B1 (en) | Process for producing a semiconductor integrated circuit device including a misfet | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JPH09135025A (ja) | 半導体装置の製造方法 | |
| JPH05267327A (ja) | Ｍｉｓｆｅｔ及びその製造方法 | |
| KR100427959B1 (ko) | 반도체디바이스및그제조방법 | |
| JPH0878674A (ja) | 半導体装置およびその製造方法ならびにバイポーラトランジスタ | |
| US6180470B1 (en) | FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements | |
| JP2873942B2 (ja) | Ｍｏｓ電界効果トランジスタの製造方法 | |
| KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JP2827905B2 (ja) | Ｍｉｓｆｅｔおよびその製造方法 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JP2000068499A (ja) | 半導体装置とその製造方法 | |
| JPH11186188A (ja) | 半導体装置の製造方法 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| JP3425883B2 (ja) | 半導体装置の製造方法 | |
| JPH07161978A (ja) | 埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法 | |
| JP3423230B2 (ja) | 半導体装置の製造方法 | |
| JPH0630390B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| KR100376295B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100299871B1 (ko) | 모스전계효과트랜지스터의제조방법 | |
| JPH03296270A (ja) | 半導体装置とその製造方法 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JPH0629527A (ja) | 半導体装置およびその製造方法 | |
| JPH0441503B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |